電池過熱(rè)是加速電動汽車電池老化(huà)的(de)罪魁禍首之一。而電動汽車的(de)電池冷(lěng)卻系統可(kě)以調節電池和(hé)其他(tā)電子系統的(de)溫度。本文将逐一探索電動汽車的(de)工作原理(lǐ)及電池冷(lěng)卻的(de)方式。
本文将說明(míng) Cadence 産品管理(lǐ)組總監 Brad Griffin，在 2023 DesignCon 大(dà)會上解析如何将人(rén)工智能和(hé)機器學習(xí)作爲工程設計輔助工具，用(yòng)來(lái)優化(huà)信号和(hé)電源完整性。
PCB 走線的(de)電感決定了(le)接收的(de)串擾強度，而保持系統阻抗是 PCB 互連設計的(de)一大(dà)挑戰。本文将詳解計算(suàn)地平面上方走線電感的(de)幾種方法。
在簽核高(gāo)速 PCB 設計時(shí)，工程師需要解決三個(gè)關鍵問題：電源分(fēn)析、SerDes鏈路合規和(hé)DDR存儲器接口合規。本文将介紹 Cadence PCB 設計方法，幫助設計人(rén)員(yuán)無需等待 SI/PI 專家的(de)回饋，可(kě)在預算(suàn)範圍内按時(shí)交付合格的(de)産品。
新版 Clarity 支持本地部署，也(yě)支持雲端仿真，本書(shū)将分(fēn)别以 PCB、IC 封裝、DDR 闆和(hé) NB 等案例，詳解如何在雲端使用(yòng) Clarity 對(duì)複雜(zá)系統進行電磁分(fēn)析，設計人(rén)員(yuán)無需再苦苦等待資源，哪怕是最複雜(zá)的(de)設計，都可(kě)以借助雲計算(suàn)即刻執行仿真。
在 AI、機器學習(xí) (ML) 和(hé)數據挖掘的(de)狂潮中，我們對(duì)數據處理(lǐ)的(de)渴求呈現出前所未有的(de)指數級增長(cháng)。DDR 技術作爲動态随機存取内存 (DRAM) 的(de)重要演進，極大(dà)地推動了(le)計算(suàn)機性能的(de)提升。如今，無論是 PC、筆電還(hái)是人(rén)工智能，各行業正在加速向 DDR5 新紀元邁進。本文将說明(míng) DDR5 時(shí)代超高(gāo)速性能所面臨的(de)設計挑戰和(hé)因應之道。
傳統汽車中包含電氣系統、電子電路，以及内燃機。工程技術的(de)進步讓汽車擁有了(le)更多(duō)工具，但這(zhè)一切也(yě)帶來(lái)了(le)電磁兼容性 (EMC) 問題，此問題會讓汽車系統運行發生意外變化(huà)。本文将深入探討(tǎo)汽車面臨的(de)一些 EMC 問題以及 EMC 的(de)來(lái)源。
一般傳輸線的(de)阻抗可(kě)以通(tōng)過考慮波的(de)傳播行爲來(lái)計算(suàn)，前提是必須兼顧導體的(de)非理(lǐ)想性質。在設計高(gāo)速 / 高(gāo)頻(pín)互連時(shí)，我們需要理(lǐ)解信号在無限大(dà)的(de)導電介質中傳播的(de)波行爲，本文将帶你深入了(le)解。
接地、EMI 和(hé)電源質量是密切相關的(de)；電源質量會受到各種事件的(de)影(yǐng)響，包括電磁幹擾 (EMI)。幸運的(de)是，電路接地可(kě)以減輕 EMI 的(de)不良影(yǐng)響，當系統正确接地時(shí)，EMI 就會脫離關鍵設備，從而改善電源質量。本文将解析這(zhè)三者之間的(de)關系以及正确接地設計所需考慮的(de)要素。
多(duō)層 PCB 有很多(duō)優點，但是，多(duō)層結構也(yě)會給電路闆帶來(lái)熱(rè)應力問題，爲此必須對(duì)多(duō)層電路闆進行熱(rè)應力分(fēn)析，以确定受應力影(yǐng)響的(de)區(qū)域并防止熱(rè)變形。本文将探討(tǎo)對(duì)多(duō)層 PCB進行熱(rè)應力分(fēn)析的(de)重要性，以及如何善用(yòng)合适工具快(kuài)速找到過熱(rè)區(qū)域，提高(gāo)熱(rè)可(kě)靠性。
阻抗是用(yòng)于普遍概括電子學所有領域信号行爲的(de)一項指标。要想确保電源完整性，就要按照(zhào) PDN 目标阻抗進行設計，但如何确定 PDN 目标阻抗是一項不小的(de)挑戰。本文将傳授确定目标阻抗的(de)技巧，以實現電源完整性。
可(kě)能影(yǐng)響 PCB 信号完整性的(de)問題很多(duō)，但在高(gāo)速通(tōng)道中特别應該診斷的(de)一種問題是符号間幹擾 (Intersymbol Interference, ISI)。本文将說明(míng)在高(gāo)速通(tōng)道中如何減少符号間幹擾。
電子冷(lěng)卻技術自 1960 年代就已經存在，但隨著客戶對高(gāo)功率電子產品的(de)渴望，新的(de)熱管理(lǐ)技術成為滿足這些需求的(de)先決條件。本文將綜觀電子冷(lěng)卻技術的(de)過去、現在以及未來，並詳解利用(yòng) Cadence Celsius EC Solver 技術，快(kuài)速且準確地解決當今最具挑戰性的(de)熱 / 電子冷(lěng)卻管理(lǐ)問題。
對於使用(yòng)軟硬結合 PCB 的(de)系統，確保功能性、安全性和(hé)有效性是重中之重，為此，一定要對它們進行全面詳盡的(de)模擬。本文將解析如何利用(yòng) Cadence 技術，大(dà)幅降低進行軟硬結合 PCB 彎曲 EM 分(fēn)析所需的(de)時間和(hé)工作量。
Sigrity Topology Workbench – SystemSI PBA 工作流程提供了(le)如 DDRx 和(hé) LPDDRx Parallel Bus Interface 一個準確的(de)模擬評估環境。本文將透過內建的(de)範例，為大(dà)家解析如何在 SystemSI PBA 工作流程中使用(yòng)多(duō)種不同的(de) Memory IBIS model。
與 DDR4 相比，DDR5 的(de)關鍵特點是可(kě)以降低功耗並將頻寬增加一倍，這使得(de)訊號完整性 (SI) 變得(de)更具挑戰性。本文將詳解 DDR5 設計挑戰，以及使用(yòng) Cadence Sigrity X 進行兼顧電源影(yǐng)響的(de) DDR5 訊號完整性分(fēn)析要點。
Crosstalk 一直以來都是訊號完整性分(fēn)析的(de)重點課題之一，過大(dà)的(de) Crosstalk 都會直接影(yǐng)響訊號品質。究竟設計人(rén)員該如何避免 Crosstalk 呢(ne)? 本次視頻將傳授不同的(de) Cadence Sigrity 工具進行 Crosstalk 分(fēn)析的(de)獨門技巧。
傳熱方式有三種，傳導，對流與輻射。目前許多(duō)熱效應分(fēn)析方式常難以準確模擬對電子的(de)影(yǐng)響，問題熱點、電流過於集中等設計問題可(kě)能常被忽視，此時電熱協同模擬分(fēn)析可(kě)以是一最佳解。本次視頻將傳授不同的(de) Celsius 工具運用(yòng)時機以及電熱分(fēn)析密技，讓你解決電熱問題更加得(de)心應手。
本文將演示在 Clarity 3D Layout 高(gāo)速結構優化(huà) (High-Speed Structure Optimization ,HSSO) 工作流程中，如何使用(yòng) Optimality Intelligence System Explorer 找到 Differential pair 換層 Via 結構的(de)最佳特性。
本文將說明(míng)演示 PowerTree 的(de) 導出 / 導入 Excel 功能，以及如何利用(yòng) Excel 格式快(kuài)速編輯屬性，實現可(kě)重複使用(yòng)的(de)便捷性，進而有效減少模擬參數建立的(de)時間。
隨著高(gāo)效能運算(suàn)需求的(de)持續增長，HBM (High Bandwidth Memory，高(gāo)頻寬記憶體) 匯流排界面被應用(yòng)到越來越多(duō)的(de)晶片產品中，然而 HBM 的(de) layout 完全不同於傳統的(de) Package / PCB 設計，本篇文章(zhāng)將針對上述 HBM 設計挑戰和(hé)傳統模擬流程上的(de)問題，提出相應的(de)解決方案。
在 Clarity 3D solver 中有三種的(de)表面粗糙度模型：Huray model、 Modified Hammerstad model、 Modified Groisse model，可(kě)以用(yòng)來套用(yòng)在導體上並調整導體的(de)電導率。本文將介紹三種不同表面粗糙度模型，以及如何在 Clarity 3D solver 中實現表面粗糙度模擬設定，並帶入高(gāo)頻模擬中，演示了(le)因為粗糙度模型的(de)參數不同帶來對 S 參數的(de)影(yǐng)響。
本書將介紹如何使用(yòng) Cadence® Celsius™ Thermal Solver 對意法半導體的(de) EVALSTDRIVE101 大(dà)功率評估版進行詳細的(de)電熱協同模擬，以極短時間優化(huà)電機控制系統的(de)電熱性能，極大(dà)地簡化(huà)逆變器優化(huà)過程，幫助設計人(rén)員在短時間內最大(dà)程度實現可(kě)靠設計。
電動汽車的(de)機械運動來自於電能的(de)轉換。電池、充電器和(hé)電機彼此配合，使電動汽車成為現實。但由於電動汽車的(de)電氣和(hé)電子結構中涉及到高(gāo)電壓，因此很容易受到電磁幹擾 (EMI)。因此屏蔽電動汽車的(de)電磁幹擾至關重要。本文將解析電動汽車中常見的(de)電磁幹擾種類、容易導緻故障的(de)位置以及解決方式。
了(le)解 Via 陣列的(de)電流分(fēn)布是降低局部DC電流的(de)關鍵步驟，而一個常見的(de)電流分(fēn)布問題就是來自於 Via 陣列。本文將說明(míng)利用(yòng) PowerDC 分(fēn)析 Via 陣列的(de)電流分(fēn)布，並與 Via 陣列的(de)萃取等效電阻模型模擬結果進行比對，以便能更好地了(le)解 Via 陣列的(de)直流分(fēn)布和(hé)導緻電流分(fēn)佈不平衡的(de)成因。
為了(le)涉足 GDDR6 介面的(de)下(xià)一代應用(yòng)，越來越多(duō)公司關注於半導體的(de)異質整合，尋求與 GDDR6 記憶體 IP 供應商展開合作。本文將剖析使用(yòng)兼顧電源影(yǐng)響的(de) SI 分(fēn)析和(hé)兼顧熱影(yǐng)響的(de) PI 分(fēn)析作為 GDDR6 設計中系統設計和(hé)簽核方法。
對於天線來說，駐波是一種稀鬆平常的(de)現象，會在特定的(de)頻率上產生強烈的(de)輻射，而在傳輸線上，駐波卻會帶來麻煩。要控制駐波模式，需要利用(yòng)阻抗控制和(hé)阻抗匹配在互連和(hé)天線中設計反射。本文將詳解互連和(hé)天線上的(de)駐波模式。
在 DesignCon 2022 上，來自微軟的(de) Kyle Chen 和(hé) Cadence 的(de) Suomin Cui 聯合發表了(le)《應用(yòng)深度學習和(hé) 3D 電磁求解器實現高(gāo)速靈活互連的(de)優化(huà)設計》技術演講。本文將重點摘錄此次技術演講內容，為你揭開如何實現以 AI 驅動優化(huà)高(gāo)速互連設計的(de)秘密。
本次視頻為 Cadence 專家 Mason 於今年 Graser Techtalks 上講演內容，主要以 Cadence Celsius 多(duō)物(wù)理(lǐ)場模擬軟體，在電性與溫度耦合下(xià)，就模擬的(de)結果來改善電性 / 散熱 / 應力的(de)經驗分(fēn)享。
本案例影(yǐng)片將解析頻寬 50GHz 及以上量測與模擬 Correlation 分(fēn)析考量要點和(hé)相關係數設置步驟，涵蓋材料特性識別、相關挑戰、連結器模型影(yǐng)響和(hé)製造公差 / 變化(huà)等。
本視頻將探討鎊線與覆晶凸塊於毫米波頻段的(de)解析公式、分(fēn)析技巧、物(wù)理(lǐ)直覺、封裝結構效應和(hé)如何改善，以及模擬與量測結果比較。
本視頻將帶你快(kuài)速掌握 Sigrity 2022 在 Celsius PowerDC、PowerSI、OptimizePI、Clarity 和(hé) Topology 等增強功能重點，讓你的(de) SI / PI / EM 分(fēn)析更加遊刃有餘！
DDR6 RAM 是目前 DDR 反覆運算(suàn)中的(de)最新版本，最大(dà)的(de)資料速率峰值超過 12000 MT/s，其使用(yòng)的(de)導體和(hé)介電材料會影(yǐng)響高(gāo)資料速率下(xià)的(de)信號完整性。本文將剖析 DDR6 RAM 的(de)優勢和(hé)常見的(de)設計挑戰。
無論哪種傳熱模式，都有穩態和(hé)暫態。在穩態熱傳遞中，溫度自始至終是恒定的(de)；而在暫態熱傳遞中，溫度隨時間而變化(huà)。本文將比對穩態熱傳遞與暫態熱傳遞的(de)差異。
隨著頻率和(hé)資料傳輸率不斷提高(gāo)，驗證是否能向設計中的(de)重要部件提供充足的(de)電源是至關重要的(de)，若不能及時提供傳輸資料位元流所需的(de)電源，即使是電流充足的(de)積體電路也(yě)會出現「電力短缺」。本電子書將傳授如何用(yòng)去耦電容滿足高(gāo)頻電源需求。
暫態分(fēn)析可(kě)以充分(fēn)理(lǐ)解時域中的(de)信號轉換，以及它們與重要系統參數的(de)關係。它用(yòng)於分(fēn)析時域中的(de)模擬資料或實驗結果，特別是當所研究的(de)系統在兩個狀態之間過渡時。本文將說明(míng)如何進行時域暫態分(fēn)析以及須注意的(de)地方。
Cadence 近年發表新一代訊號完整性與電源完整性 (SI / PI) 解決方案，最受大(dà)家所青睞的(de) PowerDC 再進化(huà)為 Celsius PowerDC，利用(yòng) PowerDC 與 Celsius 的(de)優點，將電與熱模擬完美(měi)結合。本次 Workshop 視頻將傳授 Celsius PowerDC 功能應用(yòng)技巧，提升您的(de)設計效率。
對混合信號 PCB 進行分(fēn)區和(hé)合理(lǐ)設計版圖有助於減少串擾和(hé)幹擾。然而，這卻是一項艱難的(de)挑戰，因為類比和(hé)數位元件的(de)電流、電壓和(hé)額定功耗各不相同。但是，遵循一些基本設計規則將有助於簡化(huà)混合信號 PCB 的(de)分(fēn)區和(hé)版圖。本文將傳授對混合信號 PCB 進行EMC分(fēn)區和(hé)版圖設計的(de)小撇步。
電子產品滿足電磁相容 (EMC) 標準是至關重要的(de)。而在市場上有各種電磁模擬方法，本文將探討部分(fēn)元素等效電路 (PEEC) 方法的(de)基本原理(lǐ)、優點和(hé)運用(yòng)。
隨著產品設計的(de)多(duō)樣性，對高(gāo)速規格需求也(yě)不斷增加，本次 Workshop 視頻將傳授如何使用(yòng) Sigrity Topology Workbench 工具分(fēn)析 SerDes 通(tōng)道模擬並優化(huà) EQ 參數以獲得(de)最佳通(tōng)道性能。
Clarity 是一款 3D 全波電磁 (EM) 模擬軟體工具，在設計用(yòng)於 5G、汽車、高(gāo)效能運算(suàn) (HPC) 和(hé)機器學習應用(yòng)的(de)系統時，模擬精度可(kě)達到黃金標準。本指南(nán)將包含 6 個 LAB 練習，帶你一步步學習如何使用(yòng) Clarity 3D Layout 針對封裝或 PCB 結構上的(de) Differential Via，快(kuài)速並精確地萃出 S 參數。
有限元素分(fēn)析 (FEA) 是在複雜幾何中為微分(fēn)方程求解的(de)一種基本的(de)數值計算(suàn)方法。在科技發達的(de)今天，當我們需要對複雜電子系統的(de)行為進行建模，使用(yòng)有限元建模來檢查是不錯的(de)選擇。本文將討論有限元模型在系統分(fēn)析中的(de)應用(yòng)和(hé)創建技巧。
隨著電子科技蓬勃發展和(hé)終端產品輕薄多(duō)工趨勢下(xià)，軟硬結合闆的(de)技術應用(yòng)愈來愈普遍。背鑽技術也(yě)因設計日趨複雜，在 SI 考量上，導緻此技術越發普及。本次 Workshop 視頻將傳授 Clarity 在軟硬結合闆及背鑽兩種技術上，如何有效並且正確得(de)到 PCB 的(de)特性。
Clarity 3D Layout 的(de)多(duō)重結構模擬工作流程，提供了(le)基於區塊的(de)方式來幫助設計人(rén)員輕鬆合併多(duō)個設計。透過本視頻你將能一步步學習到在 Clarity 執行多(duō)重結構模擬流程步驟和(hé)訣竅。
在設計 IC、PCB 等複雜系統，或是設計整個 PDN 時，需要作出許多(duō)權衡，而最佳設計會盡力優先考慮重要的(de)設計目標，同時盡可(kě)能找到折衷方案。本文將探討如何善用(yòng)最佳功率流模型進行 PDN 設計。
本文將說明(míng)如何運用(yòng) Clarity 3D 求解器透過參數設定達到網格複用(yòng) (Mesh Reuse) 的(de)效果，大(dà)幅加速模擬分(fēn)析時程。
為了(le)確保 PCB 的(de)電源完整性，需要前端與後端工程師的(de)共同努力。本書除了(le)討論時下(xià)常用(yòng)的(de) PCB PI 分(fēn)析方法外，將分(fēn)享一種團隊協作 PCB PI 方式，為前、後端設計人(rén)員提供更有效的(de)溝通(tōng)法，也(yě)可(kě)為 PI 人(rén)員提供設計早期階段的(de)器件模擬設置，以實現更好的(de)資源利用(yòng)率和(hé)分(fēn)析結果。
本期影(yǐng)片將傳授如何在 Clarity 3D Workbench 快(kuài)速設定模擬條件後進行頻域分(fēn)析。
本期影(yǐng)片，將傳授如何在 Clarity 3D Workbench 快(kuài)速設定物(wù)件材料特性、Ports 和(hé)模擬邊界條件，掌握設置關鍵。
本文將使用(yòng) 5G 28GHz 天線實例，透過一步步操作帶您了(le)解如何使用(yòng) Clarity™ 3D Workbench，將單元天線快(kuài)速設置成陣列天線並完成模擬。
電子元件會產生大(dà)量熱量，而當今世界非常注重能效，降低電子系統的(de)功耗始終是人(rén)們關注的(de)焦點。嵌入式系統是降低功耗和(hé)提高(gāo)能效的(de)主要物(wù)件。本文將深入探討如何在嵌入式系統中進行功耗管理(lǐ)，以確保系統以最高(gāo)能效運行。
Patch 天線設計模擬系列教學影(yǐng)片將以中心頻為 2.755GHz 的(de)貼片天線為例，共分(fēn)三期，帶您快(kuài)速了(le)解在 Clarity 3D Workbench 建立模型、設置模擬環境，以及 3D 遠場輻射場型圖設定等訣竅。本期影(yǐng)片將詳述如何使用(yòng) Clarity 3D Workbench 原生 3D 零件創建 Patch 天線模型。
Clarity 3D Layout 工作流程提供 Cut and Stitch 技術：利用(yòng) Hybrid 與 Clarity 兩種求解器 (Solver)，針對不同結構求解，兩者結合後可(kě)得(de)到快(kuài)速且精準的(de) S 參數。本文將用(yòng)案例一步步解析 Clarity Cut-n-Stitch 提取 S 參數操作步驟。
本白皮書將介紹新一代 Cadence Sigrity X 信號和(hé)電源完整性解決方案中用(yòng)於系統級 SI 和(hé) PI 分(fēn)析的(de)功能和(hé)案例，幫助設計師減少重新設計的(de)次數，實現縮短高(gāo)質量產品上市時間。
SI 模擬之前，需具備精準的(de) S 參數 Model，然而，使用(yòng) FEM Solver 對 Layout 進行 3D 萃取卻非常耗時，但如使用(yòng) 2.5D 萃取又怕結果不夠精準。本次 Workshop 視頻，將傳授在不同頻段條件下(xià)，如何應用(yòng) Sigrity PowerSI Hybrid Solver 與 Clarity Solver，同時兼顧最高(gāo)效率與最佳精準度。
Clarity 3D Workbench 提供簡單易用(yòng)的(de)圖形使用(yòng)者介面，能高(gāo)效進行各式設計的(de) S 參數萃取和(hé)精準的(de)電磁模擬分(fēn)析。本文將以2.755GHz 的(de)貼片天線為例，帶領各位快(kuài)速了(le)解如何使用(yòng) Clarity 3D Workbench 設置模擬環境並得(de)到S參數，以及 3D 遠場輻射場型圖。
隨著產品設計的(de)多(duō)樣性，其規格需求也(yě)不斷推陳出新。當有些新的(de)規格報告需要產生，卻還沒有相應範本可(kě)套用(yòng)時，新 Sigrity Topology Explorer-SLA 中的(de) Custom Compliance Kit 功能，將幫助設計人(rén)員解決難題。本文將詳解 Custom Compliance Kit 的(de)設定訣竅。
連接器 (Connector) 構造看似簡單，但設計連接器卻不是件容易的(de)事。設計連結器必須考慮到訊號完整性問題。而其中，S 參數更與訊號完整性分(fēn)析息息相關。本文將解析如何使用(yòng) Clarity 3D Workbench，在複雜 PCB 連接器設計上更有效率地萃取 S 參數。
系統設計涵蓋從晶片、封裝到電路闆、軟體和(hé)外殼的(de)各個領域。各領域常見的(de)系統設計挑戰有哪些？我們為何宣導創新系統設計？系統設計分(fēn)析應該側重於哪些面向？而創新系統設計在消費電子、5G、雲端、汽車等領域又有怎樣的(de)應用(yòng)？本電子書將逐一為你解答(dá)。
全新 System PI 可(kě)串連從 IC 到 Package 再到 Board 的(de)完整拓譜，執行 AC/DC 的(de)系統級 PI 分(fēn)析。而 Cadence 近期發表新一代 Sigrity X，效能大(dà)躍進，打造 10 倍快(kuài)的(de)系統分(fēn)析。本文將分(fēn)享 SystemPI 和(hé) Sigrity X 新技能掌握技巧！
想在日益複雜的(de)通(tōng)信產品市場脫穎而出，設計人(rén)員必需進行精確且快(kuài)速的(de)電磁模擬。Cadence® AWR® AXIEM 模擬器為高(gāo)效設計提供所需的(de)精準度、容量和(hé)速度，可(kě)以對 RF PCB、模組、低溫共燒陶瓷 (LTCC)、單片微波積體電路 (MMIC)、射頻積體電路和(hé)天線上的(de)無源器件進行特性分(fēn)析和(hé)優化(huà)。
本電子書將詳述 10 個使用(yòng) AWR AXIEM 模擬器的(de)最佳實踐要點，以及如何有效幫助設計人(rén)員解決 EM 模擬過程中最常遇到的(de)難題。
當今的(de) CPU 能夠處理(lǐ)的(de)資料量比以往還多(duō)，這全都要歸功於摩爾定律的(de)擴展和(hé)對更高(gāo)級應用(yòng)的(de)需求不斷增長。然而，降低 CPU 或 GPU 功耗的(de)技術有許多(duō)，其中兩種降低功耗的(de)技術為：動態電壓和(hé)頻率調節，本文將探討動態電壓和(hé)頻率調節如何影(yǐng)響功耗。
對於汽車行業而言，雖說自動駕駛的(de)未來已成定勢，但仍在繼續改進的(de)路上，其現階段的(de)發展，除了(le)法律和(hé)定責層面眾多(duō)懸而未決的(de)問題之外，技術上的(de)挑戰依舊嚴峻，本文將剖析自動駕駛所遇到的(de)重重關卡和(hé)應對之道。
Sigrity™ SystemSI 透過物(wù)理(lǐ)乙太網通(tōng)道分(fēn)析 ECU 到 ECU 的(de)通(tōng)信性能，從而自動進行晶片到晶片的(de)信號完整性分(fēn)析，可(kě)實現車載乙太網通(tōng)道模擬。本文將探討車載乙太網應用(yòng)前景及其設計要點。
為解決 5G 通(tōng)信、汽車、超大(dà)規模計算(suàn)，以及航空和(hé)國防領域面臨的(de)系統級模擬規模和(hé)擴展性挑戰，Cadence 日前正式發佈下(xià)一代 Sigrity X 信號和(hé)電源完整性解決方案，此為 Sigrity 產品系列近十年來取得(de)的(de)最大(dà)突破，其意義遠不止重新設計的(de)引擎架構和(hé)顛覆性的(de)使用(yòng)者介面，並且推進客戶「對生產力的(de)理(lǐ)解和(hé) SI / PI 設計理(lǐ)念的(de)全方位轉變」。本文將透過 EETimes 首席分(fēn)析師與 Cadence CIC / PCB 系統分(fēn)析副總裁的(de)深度對談，帶您快(kuài)速了(le)解 Sigrity X 獨特之處。
軟硬結合闆不僅在適應保形性方面具有強大(dà)的(de)靈活性，能夠安裝到電子設備內的(de)狹小空間中，且成本效益極高(gāo)，因此備受設計人(rén)員青睞，被運用(yòng)在許多(duō)現代的(de)電子設備。但由於 3D 設計的(de)複雜度相對高(gāo)，軟硬結合闆的(de)電磁分(fēn)析一直是一項艱鉅的(de)挑戰。本白皮書將詳述如何提高(gāo)軟硬結合 PCB 的(de)電磁分(fēn)析效率。
PCIe 是早期 PCI 匯流排的(de)升級版。它取代了(le)幾種陳舊的(de)、速度較慢(màn)的(de)匯流排。PCIe 3.0 和(hé) 4.0 雖是目前最成熟的(de) PCIe 介面，然而PCIe 5.0 的(de)應用(yòng)正在加速，這也(yě)意味著PCIe 6.0 的(de)時代即將到來。PCIe 6.0可(kě)以在乙太網、SSD、AI、雲計算(suàn)、汽車等領域實現更強大(dà)的(de)應用(yòng)。
Sigrity X 以優異的(de)精準度提供高(gāo)達 10 倍的(de)效能，過去耗時超過一天的(de)模擬現在可(kě)以在短短幾個小時內完成！本文將範例展示新一代產品－ Sigrity X，如何透過令人(rén)驚豔的(de)性能加速產品交付及上市速度。
隨著資料速率提高(gāo)到十億位元速度和(hé)時序預算(suàn)收緊，DDR4 和(hé) DDR5 介面涉及到工程師們當今面臨的(de)最具挑戰性的(de) SI 問題。然而，SI 和(hé) PI 分(fēn)析分(fēn)開進行的(de)傳統工作流程容易在高(gāo)速設計中導緻故障。數十億位元的(de)平行匯流排介面涉及下(xià)降的(de)電壓擺幅、均衡的(de)收發器，嚴格的(de)誤碼率 (BER) 要求以及匹配的(de)傳輸線長度。為了(le)滿足嚴格的(de)時序約束，必須瞭解非理(lǐ)想 PDN 對 SI 的(de)影(yǐng)響。
軟硬結合闆優越的(de)彎曲度、適合小空間以及低製造成本的(de)特點使其成為移動通(tōng)信產品的(de)理(lǐ)想選擇，並且逐漸被廣泛用(yòng)於現代化(huà)的(de)電子設備，但軟硬闆上的(de)電磁 (EM) 分(fēn)析一直都不簡單，本文將探討如何快(kuài)速並準確地完成軟硬結合電路闆上的(de) EM 分(fēn)析。
本期課程有請 Cadence 專家 Jinsong Hu，使用(yòng)目前流行的(de)模擬工具，並透過實例從流程分(fēn)析切入、一步步指導高(gāo)速信號互聯模擬的(de)流程和(hé)方法，各種疑難雜症一次解決。
現代電子產品極易受到電子散熱問題的(de)影(yǐng)響。遺憾的(de)是，目前許多(duō)分(fēn)析熱效應的(de)方法通(tōng)常無法準確預測元件電流的(de)電子反饋，導緻熱性能模擬存在缺陷。
本電子書將探討為何需要在電子領域進行熱分(fēn)析，並重點介紹熱設計的(de)細微差別﹑陷阱和(hé)挑戰，以及如何最有效地加以克服。
要按時設計一個優化(huà)的(de)電源和(hé)一個沒有闆級 SI/PI 問題的(de) PCB 設計需要設計工程師、layout 工程師和(hé) PI 工程師透過一個整合設計平台緊密合作。本文將解析如何加強 PI 專家和(hé) PCB 設計師之間的(de)合作，從而加快(kuài)上市時間並優化(huà)最終的(de)設計成本。
如果沒有獲得(de) CE 或 FCC（或同等）認證，就不能銷售電子產品。然而產品認證的(de)物(wù)理(lǐ)測試非常昂貴，一但失敗會導緻非常高(gāo)昂的(de)成本。Cadence Clarity 3D Transient Solver 運用(yòng)了(le)大(dà)規模平行、多(duō)執行緒 (multi-threaded) 和(hé)分(fēn)散式的(de)運算(suàn)架構，可(kě)以在軟體中完成在電波暗室環境中的(de)大(dà)部分(fēn)操作。本文將分(fēn)享 Clarity 3D Transient Solver 如何使汽車 ECU 的(de)設計週期時間減少 30%？
目前，Cadence 的(de)產品組合提供多(duō)種電磁 (EM) 技術。面對諸多(duō) EM 模擬和(hé)分(fēn)析工具，我們該如何做(zuò)選擇？本文將詳解 EM 求解器的(de)功能，並進一步瞭解每種技術的(de)優勢。
瞭解積體電路的(de)熱性能，對於避免可(kě)能導緻電路故障的(de)過熱問題一直都是至關重要的(de)。
電子系統的(de)小型化(huà)和(hé)大(dà)量產熱的(de) LED 等元件的(de)廣泛使用(yòng)使熱分(fēn)析作為保障產品良好功能和(hé)可(kě)靠性的(de)作用(yòng)日益突顯。但電子產業似乎還未就此新挑戰做(zuò)好充分(fēn)準備。讓 Cadence 專家告訴你如何因應在 3D IC 結構上的(de)熱分(fēn)析挑戰!
從表面上看，連接器並不複雜，然而設計連接器是一項艱巨的(de)任務，其必須考慮到訊號完整性問題。有些問題無法僅透過 SerDes 發射器和(hé)接收器中的(de)等化(huà)器來解決。尤其是，回波損耗導緻接收噪音(yīn)容限降低，因為部分(fēn)訊號並未抵達接收器，這些訊號在均衡期間顯然沒有用(yòng)處。本文將詳細講解連接器設計的(de)流程與要點。
隨著新產品的(de)設計頻率越來越高(gāo)，更多(duō) IC 和(hé) PCB 設計人(rén)員都應該熟知RF振盪器元件和(hé)電路。一旦達到千兆赫 (GHz) 以上的(de)頻率範圍，相比離散元件，系統級晶片 (SoCs) 和(hé)積體電路 (ICs) 便成為了(le)射頻振盪器的(de)更佳選擇。本文將討論一些所有設計人(rén)員都應該瞭解的(de)基本振盪器及重要的(de) layout 技巧。
為電路闆供電是 PCB 設計中的(de)一個關鍵環節，雖然大(dà)多(duō)數電路闆都可(kě)以正常工作，但隻有在為器件提供最佳電源時，才能發揮出真正的(de)功效！設計人(rén)員應該考慮可(kě)能會遇到的(de)問題及產生的(de)影(yǐng)響，若這些問題發現的(de)太遲，及有可(kě)能遇到重大(dà)挫折。本電子書將探討各種撇步幫助各位能夠及早發現問題。
本文將討論與信號完整性相關的(de) PCIe 4.0/5.0 設計挑戰，還將進一步分(fēn)享設計人(rén)員如何利用(yòng)先進的(de) CAD 工具來應對這些挑戰的(de)深入見解。
112G SerDes 所面臨的(de)一大(dà)挑戰即是解決訊號完整性問題。在長距離應用(yòng)的(de)最壞情況下(xià)，從單晶片發射器發出訊號，中間會經過層層障礙，最終抵達接收器時會導緻嚴重失真，且很難恢復所傳輸資訊的(de) CLOCK 時鐘和(hé)資料位元。本白皮書將介紹如何有效解決 112G 長距離設計的(de)訊號完整性問題，確保以非常小的(de)誤碼率 (BER) 可(kě)靠地傳輸資料。
對於資料速率適中、開關時間達奈秒量級或更快(kuài)的(de)系統，進行高(gāo)速設計時，每一位工程師均應認真考慮訊號完整性設計。這些高(gāo)速設計技術旨在確保不會出現能導緻高(gāo)誤碼率的(de)偽缺陷訊號，整個電路闆上的(de)時脈流和(hé)串列或平行資料保持同步，並且 PCB 長走線中的(de)傳輸線效應得(de)到抑制。
針對 DDR-4 設計，本文詳細例證如何優化(huà)去耦電容的(de)配置與選擇。
本期電子書將從幾個方面討論工程師在設計 PDN 時遇到的(de)常見問題，包括不受控制的(de)電壓紋波到電磁幹擾（EMI）故障，以及這些問題的(de)解決方案。
隨著高(gāo)速串列連結的(de)資料速率要求不斷提高(gāo)，設計工程師必須全面分(fēn)析並測試高(gāo)速 PCB 互連和(hé)元件封裝的(de)電磁效應，以獲得(de)最佳信號完整性性能。當按照(zhào)行業介面標準進行設計時，相關規範通(tōng)常會有一組必須滿足的(de)測量信號完整性的(de)「合規檢查」，以保證介面的(de)正確操作。本期電子書將詳細說明(míng)各項合規檢查的(de)重要性及測量內容，為設計所需的(de)正確測量與檢查提供指導。
與 4G 相比，5G 的(de)技術架構與應用(yòng)挑戰有何不同？
當今電子產品的(de)設計中常常包含了(le)多(duō)個互連的(de)印刷電路闆（PCB）。要使多(duō)闆系統中的(de)所有元器件整合為一個的(de)成品工作，關鍵在於設計時選擇正確的(de)連接器。
在這篇文章(zhāng)中，我們將深入探討不同類型的(de) PCB 互連方式以及最佳實踐方式。
以視頻 解析 Clarity 如何提供新一代的(de)真正整體的(de) 3D 解決方案：黃金標準的(de)精確性、世界級並行處理(lǐ)技術、高(gāo)達 10 倍的(de)性能提升、與 Cadence 工具的(de)整合，支援 CloudBurst 平臺。
今年的(de) DesignCon 2019 大(dà)會上，Cadence 團隊以 Magpie IP 為例，分(fēn)享了(le) 112Gbps SerDes 的(de)建模與模擬的(de)經驗方法。
PCB 設計與分(fēn)析涵蓋更多(duō)領域：電磁學的(de)多(duō)物(wù)理(lǐ)分(fēn)析、訊號完整性分(fēn)析、傳熱分(fēn)析、流體動力學（用(yòng)於冷(lěng)卻氣流等），以及電路闆和(hé)外殼的(de)實際機構設計。使分(fēn)析變得(de)複雜化(huà)的(de)根本原因是以上這些領域全部相互作用(yòng)。例如，在外殼上打洞可(kě)以改善熱問題（更多(duō)通(tōng)風），但會使電磁輻射更加嚴重（更多(duō)間隙可(kě)以使射頻訊號通(tōng)過）；同時產生的(de)溫度變化(huà)也(yě)會影(yǐng)響訊號完整性——這些因素相互作用(yòng)，無一能夠擺脫。
在前不久結束的(de) DesignCon 上，Cadence 及其客戶 IBM 就 32 GT/s 及以上的(de)高(gāo)級 IBIS-AMI 技術做(zuò)出了(le)演講教程。Cadence 專家親臨現場，為大(dà)家帶來第一手講義筆記~
在量子計算(suàn)、5G 和(hé) AI 如火如荼的(de)今天，以 PCB 設計為核心的(de) DesignCon 也(yě)積極回應潮流，三場特邀專題演講分(fēn)別以這三個火熱話題為主題：關於量子計算(suàn)的(de)專題演講關注於如何從量子電腦中獲取資料；5G 的(de)特邀演講聚焦於聯網汽車；AI 的(de)特邀演講則是談論了(le) Uber 的(de)資料中心以及他(tā)們是如何大(dà)規模建設電腦基礎設施和(hé)聯網汽車的(de)。
現在 DRAM 市場上的(de)談論熱點是 DDR5。DDR3 和(hé) DDR4 轉換的(de)最大(dà)驅動力是客戶及移動設備，而 DDR5 的(de)主要驅動因素則是對頻寬的(de)需求。由於系統記憶體頻寬跟不上伺服器 CPU 核心數量的(de)增長，伺服器因此需要更大(dà)的(de)記憶體頻寬。
如此深惡痛絕的(de)佈線-分(fēn)析–再重複的(de)惡性循環到底有沒有解決方案？ 如果我們能夠在 PCB 佈線之前找到所有基本的(de)訊號完整性問題會怎麼樣？
NRZ，PAM-3 和(hé) PAM-4 有什(shén)麼區別？ PAM 編碼有何應用(yòng)？
富士康工業互聯網 (FII) 針對 PCB 主闆和(hé)用(yòng)於 PCI-e Gen4 或 SAS Gen4 的(de) SFF-8654 高(gāo)速連接器，使用(yòng)新的(de) 3D Workbench 技術進行性能優化(huà)及其結果演示。
本篇將為大(dà)家詳細解說該工具的(de)四大(dà)功能：3D Workbench 的(de)建模介面與模型導入、網格化(huà)分(fēn)選項、參數掃描模擬與分(fēn)析，以及全功能指令碼命令（Tcl）錄製與重播，並向大(dà)家圖示展示 3D Workbench 的(de)基本工作流程。
在現今這個資料速率高(gāo)達兩位元數 Gbps 時代裡，工程師的(de)工作越來越不容易，正確地設計並表徵系統以符合不斷更新的(de)業內標準搞得(de)大(dà)家焦頭爛額，不僅要對高(gāo)速串列鏈路及其所有損耗進行模擬，還得(de)通(tōng)過合規測試。
在熱管理(lǐ)基礎系列最後一篇文章(zhāng)中，將討論冷(lěng)卻電子系統的(de)技術，並根據熱電阻及其網路知識更好地瞭解這些技術的(de)工作原理(lǐ)。
本篇文章(zhāng)中我們將使用(yòng)熱阻的(de)概念來建立一個系統的(de)熱等效網路，並確定與其等效的(de)連結環境熱阻。
此篇將討論三種不同類型的(de)熱傳輸機制，以及如何使用(yòng)等效熱阻來近似模擬這些機制。
在本熱管理(lǐ)基礎知識系列的(de)第一篇中，我們將討論什(shén)麼是熱量和(hé)溫度，並將這些概念與歐姆定律連繫起來。
預計在今年夏季發佈的(de) DDR5 標準中，DFE 功能將被正式規定包含在 DRAM 中。這意味著你將急需一個 AMI 模型。 你打算(suàn)怎麼做(zuò)？你是否在考慮有沒有比打開文字編輯器進行編碼更簡單的(de)方法？
現今行業內正在發生的(de)一個重大(dà)變化(huà)，DDR5 標準將 (間接) 授權使用(yòng) AMI 模型。IBIS 和(hé) AMI 涵義需要被更多(duō)設計領域的(de)人(rén)了(le)解，DFE 均衡將被規定包含在 DDR5 標準之內，這將需要運用(yòng) IBIS+AMI 進行建模，從而設計出諸如新一代 DIMM 、能承載 DDR5 DRAM 的(de)系統。
回想一下(xià)那個坐(zuò)在角落裡被一群博士們簇擁著的(de)同事；人(rén)人(rén)都想找這位 3D 建模專家給自己的(de)設計做(zuò) 3D 結構分(fēn)析。他(tā)/她好像無所不能，會使用(yòng)一般人(rén)難以掌握的(de)軟體工具。但問題是，即使他(tā)/她分(fēn)析完你的(de) 3D 結構並告訴你需要做(zuò)出哪些調整之後，你仍然面臨著大(dà)量的(de)工作。
有了(le)詳細的(de)佈局後互連以及 IBIS-AMI 模型的(de)正確執行，您可(kě)以關注特定的(de)、感興趣的(de)介面 (本例中為 PCI Express Gen 4) 的(de)合規性檢查。每個介面都有自己的(de)特定標準。在這種情況下(xià)，PCI Express 確定了(le)許多(duō)眼圖相關的(de)時域標準、無源互連通(tōng)道的(de)頻域標準以及滿足特定抖動容限範圍的(de)能力。
等化(huà)器自我調整的(de)另一項能力是回饋訓練。許多(duō)高(gāo)速串列協定規定 SerDes 接收器可(kě)以評估發射器送出的(de) training patterns 的(de)信號品質，以此來決定發射器均衡的(de)大(dà)小，然後將這個要求回饋給發射器，然後評估下(xià)一個 training pattern。
同步開關輸出(SSO) 引起的(de)同步開關雜訊 (SSN) 一直是信號完整性 (SI) 領域幾十年來的(de)熱門話題。一些人(rén)認為隻有使用(yòng)電晶體級模型的(de) SPICE 模擬才能提供 DDR4 等記憶體介面所需的(de)精度，以模擬在位址和(hé)資料匯流排上同時驅動多(duō)個信號。
此時，SerDes 元器件供應商應該已經提供了(le)所需的(de) IBIS-AMI 模型，如果這些模型可(kě)用(yòng)，那麼替換模擬測試平臺中的(de)對應模型。現在，我們重點關注後模擬的(de)驗證工作。在模擬測試平臺中替換為你自己的(de)模型，儘管這時看起來你好像就馬上可(kě)以進行模擬工作了(le)，但是對於 IBIS-AMI 模型仍然有許多(duō)工作需要做(zuò)。
一旦物(wù)理(lǐ) layout 完成（或者至少串列鏈路差分(fēn)對的(de)佈線完成），就可(kě)以進行佈局後驗證。需要決定使用(yòng)多(duō)大(dà)的(de)頻寬進行模型提取。為了(le)評估這一點，需要考慮通(tōng)過鏈路傳遞的(de)信號。 PCI Express Gen 4 的(de)規格是指上升時間約為 22ps，測量值為 10% 至 90%。
現今，工程師們面臨著複雜且快(kuài)速的(de)設計變更，需要運用(yòng)多(duō)個設計工具才能協同完成。 MCAD 和(hé) ECAD 的(de)設計系統由於採用(yòng)其通(tōng)用(yòng)檔案格式 (如 SAT、IGES、IDF 等)，已經很好地解決了(le)這個問題。然而，另一個關鍵領域——熱模擬領域，通(tōng)用(yòng)檔概念尚未普及。
如今愈來愈多(duō)的(de)封裝 / PCB系統設計需要進行熱分(fēn)析。功耗是封裝 / PCB系統設計中的(de)關鍵問題，需要仔細考慮熱和(hé)電兩個領域的(de)問題。為了(le)更好地理(lǐ)解熱分(fēn)析，我們以固體中的(de)熱傳導為例，並利用(yòng)兩個領域的(de)對偶性。
透過構建預佈局測試平臺，填入相關模型，生成結果逼真的(de)模擬結果，這時候正適合啟用(yòng)約束來驅動和(hé)控制串列鏈路的(de)物(wù)理(lǐ)佈局。
假設我們的(de) PCIExpress Gen 4 串列鏈路，使用(yòng)初始的(de) PCB 走線和(hé)過孔模型，其餘的(de)缺失部分(fēn)用(yòng)於發射器的(de) IBIS-AMI 模型，「AMI」表示演算(suàn)法模型介面。正如其名，IBIS-AMI 模型具有以傳統 IBIS (I/O 緩衝區資訊規範) 格式定義的(de)「電路」部分(fēn)和(hé)以 AMI 格式定義的(de)「演算(suàn)法」部分(fēn)，兩者都是完整模型所必需的(de)。
假設我們正在緻力於 PCI Express Gen 4 串列鏈路的(de)研發，資料的(de)傳輸速率為 16Gbps。再假設我們能夠獲得(de)供應商提供的(de) AC 耦合電容、封裝和(hé)連接器的(de)模型，以及來自 SerDes 接收端的(de) IBIS-AMI 模型。接下(xià)來還需要 PCB 的(de)走線和(hé)過孔模型，以及發射端的(de) IBIS-AMI 模型。假設供應商暫時無法提供這些資料，那就讓我們先來解決 PCB 架構的(de)問題吧！
整合反向通(tōng)道演算(suàn)法到 IBIS-AMI 模型中，以與實際 SerDes 硬體設備相同的(de)方式自動優化(huà) Tx 和(hé) Rx 均衡設置。
過去幾年來，許多(duō)系統設計人(rén)員一直在使用(yòng) DDR4 RAM 組件，並將其用(yòng)於系統設計。隨著產品性能的(de)不斷提高(gāo)和(hé)功耗預算(suàn)的(de)降低，對更快(kuài)速存儲設備的(de)期望也(yě)越來越高(gāo)。
工程師的(de)最終夢想是 ─ 按下(xià)一個「魔法按鈕」，自動實現產品的(de)設計、layout 和(hé)優化(huà)，並滿足性能參數和(hé)可(kě)製造性，這依然是科幻小說的(de)情節，但現在各種實驗設計（DOE）的(de)運用(yòng)使得(de)技術已取得(de)巨大(dà)的(de)進步，特別是人(rén)工神經網路（ANN）。
判斷您的(de)設計是否能耐受 ESD 事件的(de)方式是用(yòng) ESD 槍在實驗室裡測試一遍。結果或許可(kě)行，或許不行。如果不行，另外尋求提高(gāo)性能的(de)設計方案將是很花費時間和(hé)成本。就算(suàn)結果可(kě)行，那您能保證不會再加上更多(duō)的(de) TVS 二極體作為保護嗎？
由於諸如 PCI Express®（PCIe®）Gen4 等串列鏈路介面的(de)資料傳輸率將達到雙位千兆級傳輸速率，為了(le)降低風險並優化(huà)設計，將分(fēn)析盡可(kě)能地推向上遊至關重要，以實現權衡、可(kě)行性研究、元件選擇和(hé)約束獲取。
保證 PCB 的(de)電源完整性需要設計團隊成員的(de)共同貢獻。以往，這樣的(de)工作會使得(de)後端專家在前端設計耗費非常多(duō)的(de)時間。本文檢驗了(le)一個團隊合作的(de)方法，使得(de)在設計過程中可(kě)以更高(gāo)效利用(yòng)資源、在關鍵設計點提供更大(dà)的(de)影(yǐng)響。
一篇發佈於 SemiWiki.com 的(de)文章(zhāng)分(fēn)享 Sigrity PowerTree 特性如何幫助設計人(rén)員在設計週期中儘早快(kuài)速評估供電決定，加速 PCB 電源及訊號完整性簽核。
近日地震頻繁，讓我們更能感受到如果相關的(de)城(chéng)市運作是建構在一個不穩定的(de)基礎上，那會是多(duō)麼可(kě)怕的(de)事情。
同樣地，PCB 上的(de)系統運作若是沒有穩定的(de)電源供給和(hé)完整的(de)銅箔回路來提供正確的(de)回流，那麼它的(de)運作能否夠穩定是值得(de)懷疑的(de)！再加上現今 IC 的(de)工作電壓越來越低，讓我們能忍受的(de)壓差範圍也(yě)越來越小，所以基本的(de) Power Integrity(PI) 分(fēn)析是我們 Project 能否順利運作的(de)第一步。在 Sigrity PI 分(fēn)析中，有 PowerDC 作直流分(fēn)析和(hé) OptimizePI 作 Impedance 交流分(fēn)析，讓我們顧好 PI 電源品質並完成訊號分(fēn)析的(de)第一步。
Sigrity2016 的(de) QIR1 版本開始支援 Wave Port，讓我們除了(le)原有的(de) Port 類型之外，多(duō)了(le)設定 Wave Port 的(de)新機制。
Wave Port的(de)Wave Surface 與 Wave Port 有何關係?
該如何設定 Wave Port 請看本篇說明(míng)。
電路闆上的(de)訊號運作時，會受到 IC 本身的(de)工作條件及 PCB 闆的(de)疊構與佈線設計的(de)影(yǐng)響，導緻效能品質可(kě)能不是哪麼理(lǐ)想。
其實除了(le)這些問題外，您所使用(yòng)的(de) Switching Power Supply 對系統的(de)幹擾問題也(yě)是一項不可(kě)輕忽的(de)條件。
這樣的(de)問題我們可(kě)以透過 Cadence® Sigrity™ PowerSI®，來進行 VR Noise 這方面的(de)評估檢查。
因 JEDEC 制定 DDR4 / LPDDR4 設計規範誤碼率 BER ( Bit Error Rate ) <1E-16 以分(fēn)析噪聲和(hé)抖動影(yǐng)響信號完整性及其整體可(kě)靠性，但若用(yòng) Bit by Bit 方式進行時域模擬是非常耗時的(de)。
在 SystemSI-PBA 加入了(le)新一代 LPDDR4 JEDEC 規範標準，且採用(yòng) SERDES 模擬技術的(de) Channel Simulator 功能選項，能快(kuài)速運算(suàn)並產生包含 BER 時域模擬結果的(de) JEDEC 規範報告。
利用(yòng) Sigrity 程式內部所提供 DecapGenerator 程式，進行客製化(huà)專屬 De-CAP Library，讓 OptimizePI 模擬作業的(de)事前資料準備時間大(dà)幅縮短，可(kě)提升用(yòng)料的(de)正確性，並提供代用(yòng)料的(de)建議。
傳統 DRC 以 geometry 的(de)方式檢查走線，而忽略了(le)以信號完整性的(de)角度來確認品質，諸如在 breakout 區塊因為出 pin 讓走線變得(de)更細，而造成極長的(de)阻抗不連續且耦合嚴重，還有與信號同層且緊鄰的(de) P/G plane 導緻 trace 阻抗不連續…等。如果能以 SI 的(de)角度看待問題並量化(huà)之，便能更清楚地釐清問題。
Sigrity SPEED2000 的(de) Trace Impedance / Coupling Check 能輕鬆完成這樣的(de) SI base 檢查，讓我們來看看如何操作。
Cadence SystemSI 已經在 compliance kit 中加入了(le) USB 3.0，您不必再為了(le)模擬而傷腦筋事後的(de)規格套用(yòng)，隨著傳輸率加快(kuài)其測試項目也(yě)跟著變多(duō)，例如 Eye Height、Tx Differential Swing、Total Jitter、Stressed / Swept Jitter。這些通(tōng)通(tōng)交給 SystemSI 讓它來幫您完成。
現在就讓我們來體驗如何以 compliance kit 自動套用(yòng) USB 3.0 規格進而找出問題，縮短報告產出時間。
隨著雲端使用(yòng)的(de)普及，從 10G、25G 傳輸資料量大(dà)增，為了(le)因應龐大(dà)的(de)傳輸量，相關產品如 Server、Networking、 Storage 訊號的(de)操作頻率也(yě)隨之提高(gāo)。如何因應產品設計需求的(de)變化(huà)下(xià)，又符合設計的(de)品質呢(ne)?
我們可(kě)藉由 Allegro Sigrity PowerSI / 3DFEM 來找到問題並提昇設計品質，減少設計上的(de)週期及缺失。本次技術文件特別分(fēn)享在高(gāo)速訊號中我們最常遇到的(de) Thru Via 及 BB Via 選用(yòng)上的(de)差異。
SystemSI 已開始支援 DDR4 specification 驗證，例如在每個DQ信號自動地即時導入 Vref，並在每個DQ信號上詳細地評估 DQ mask。 如果軟體沒有支援「自動」驗證 DDR4，則做(zuò)報告將會是極冗長而痛苦的(de)。
透過 SystemSI-Parallel Bus Analysis 可(kě)以輕鬆地完成報告並迅速地察覺到設計上的(de)缺失。