第八期内容将延續上一期 PSpice 瞬态分(fēn)析功能，繼續解析如何用(yòng) PSpice 的(de)參數掃描功能進行仿真分(fēn)析。
Allegro System Capture 集成 PSpice 功能，可(kě)進行模拟電路仿真，數字電路仿真，也(yě)能進行模數混合電路的(de)仿真，使設計者提升電路性能，降低設計成本。第七期課程将基于一個(gè)轉換器實例，講解 PSpice 的(de)瞬态分(fēn)析功能使用(yòng)方法，幫助工程師更好地用(yòng)其來(lái)提升電路設計效率和(hé)質量，确保項目高(gāo)質量如期交付。
在 Allegro System Capture 中也(yě)能使用(yòng) PSpice 進行電路仿真，以确保原理(lǐ)圖設計成功。第六期課程将解析如何在 System Capture 中啓動 PSpice 并設置系統自帶的(de)器件庫。
器件可(kě)靠應用(yòng)是硬件設計的(de)重要要素之一，器件的(de)可(kě)維修程度及成本對(duì)産品售後至關重要。第五期課程将詳解如何在原理(lǐ)圖設計時(shí)間進行器件電應力審查，以便更好地把關各器件應用(yòng)情況，從而提高(gāo)設計質量。
本視頻(pín)将傳授如何在 Allegro 利用(yòng) Vision Manger - Route Vision 功能，直接将所需規則設定好，然後用(yòng)可(kě)視化(huà)的(de)方式立即看到我們拉線的(de)地方哪邊出了(le)問題，進行修改，加速布線效率并提升質量！
在原理(lǐ)圖設計完成時(shí)，硬件工程師必将組織多(duō)次評審，以盡力确保原理(lǐ)圖的(de)高(gāo)質量交付，降低其改動所帶來(lái)的(de)影(yǐng)響。第四期課程将詳解如何審查原理(lǐ)圖設計，并從檢查結果定位到相應位置來(lái)進行修改。
第三期将以差分(fēn)信号爲例，說明(míng)如何在原理(lǐ)圖中設定規則，以更好地傳遞設計需求。
在進行 Layout 設計時(shí)，設計人(rén)員(yuán)有時(shí)會因爲走線或改版關系而臨時(shí)需要增加跳線 (Jumper)。本期視頻(pín)将在 10 分(fēn)鐘(zhōng)内教會你在 Allegro PCB 快(kuài)速增加 Jumper 跳線設計的(de)小撇步。
邏輯 / 功能框圖設計完成後，可(kě)按照(zhào)需求将它們劃分(fēn)爲不同的(de) PCB，每個(gè) PCB 實現一定的(de)功能，比如電源闆、網闆、交換闆等。承上期的(de)框圖設計，第二期将基于其中的(de)電源部分(fēn)設計，闡述如何簡單高(gāo)效完成原理(lǐ)圖設計。
全新系列課【Allegro PCB 全流程設計指令集】以設計實例爲基礎，涵蓋5大(dà)主題單元，32 期教學小視頻(pín)和(hé)圖文小抄，詳述 PCB 全流程設計的(de)關鍵指令并給出有效建議(yì)。第一單元〈多(duō)版系統架構設計〉第一期将基于虛拟實例，講述如何在 Allegro X System Capture 環境中高(gāo)效高(gāo)質量完成産品 / PCB 的(de)框圖設計。
本文的(de)教學視頻(pín)将傳授使用(yòng) Allegro Via Array 功能進行各式陣列打孔的(de) 9 種技巧。
設計人(rén)員(yuán)常耗時(shí)費力在設定 Allegro PCB 的(de) CM 規則和(hé)比對(duì)設計檔案上。本文将詳解 GraserWARE 中 New CM Import 如何幫你揮别 Constraints 設定手誤，以及 Design Data Compare 快(kuài)速比對(duì)不同闆子找出差異等要領。
在執行計算(suàn)密集型設計任務時(shí)，AI 的(de)表現出色過人(rén)。面對(duì)當下(xià)和(hé)未來(lái)日益複雜(zá)的(de) PCB 設計，生成式 AI 提供了(le)引人(rén)矚目的(de)解決方案。本文将說明(míng) Allegro X AI 爲 PCB 設計中布局 / 布線領域帶來(lái)的(de)各種優勢和(hé)實質效益。
設計人(rén)員(yuán)該如何解決在進行 Layout 鋪銅時(shí)遇到的(de)麻煩？本文中的(de)教學視頻(pín)将傳授在 Allegro 進行 Shapes 編輯的(de)一些隐藏小技巧，可(kě)以幫助大(dà)家在進行畫(huà)形狀或鋪銅時(shí)更加順手。
阻抗不匹配會導緻并行網絡出現信号反射和(hé)不同步現象，從而導緻接收器上出現比特錯誤，而走線阻抗控制主要在于确保走線的(de)尺寸大(dà)小合适。要糾正整個(gè)電路闆上的(de)阻抗錯誤，Sigrity 的(de)布線後仿真功能可(kě)以助我們一臂之力，用(yòng)以分(fēn)析整個(gè)單端和(hé)差分(fēn)互連的(de)阻抗。本文将介紹如何使用(yòng) Allegro PCB 的(de) Constraints 管理(lǐ)器搭配 Sigrity 分(fēn)析功能有效控制阻抗。
在過往 Allegro 舊(jiù)版本中，若是要將底片資料輸出 PDF 格式，需要多(duō)個(gè)步驟，并且要額外增購(gòu)其他(tā) option 才能完成。而現在 Allegro 新版簡化(huà)步驟，讓你可(kě)以直接輸出 PDF 檔。本次視頻(pín)将傳授你操作訣竅。
在進行 PCB 走線設計時(shí)，Pad 往往寬于走線，這(zhè)易導緻阻抗突然下(xià)降，最終影(yǐng)響信号質量。本視頻将教你如何在 Allegro 設定 SMD Pin 相鄰層的(de) Anti Pad 技巧。
在設計高(gāo)速 PCB 時(shí)，你是否會因爲遇到需要搜尋特定物(wù)件，而不知所措呢(ne)？本視頻(pín)用(yòng)短短 15 分(fēn)鐘(zhōng)，教會你如何在 Allegro 快(kuài)速搜尋特定物(wù)件技巧。
為了(le)盡可(kě)能有效地利用(yòng)可(kě)用(yòng)的(de)電路闆空間，目前業內正在引入一種新的(de)走線佈線方法 — 使用(yòng)垂直導電結構 (Vertical Conductive Structures，VeCS)，這樣做(zuò)可(kě)以節省不少空間。本文將解析何為垂直導電結構以及它用(yòng)於PCB設計上的(de)諸多(duō)優勢。
根據研究，設計人(rén)員約會花費 24% 時間處理(lǐ)資料完整性問題。本文將說明(míng)如何運用(yòng)自動設計資料管理(lǐ)工具創建環境來輕鬆管理(lǐ)設計資料，進行設計複用(yòng)，確保整個 PCB 設計資料完整性，幫助設計人(rén)員簡化(huà)團隊溝通(tōng)並縮短整體開發時間。
PDN 阻抗分(fēn)析是高(gāo)速數位設計的(de)一部分(fēn)，要確保數位元件在運行時保持穩定功率，PDN 阻抗分(fēn)析十分(fēn)重要，本文將詳解 PDN 阻抗及其對電源完整性的(de)影(yǐng)響。
「眾人(rén)拾柴火焰高(gāo)」——資源整合通(tōng)常會帶來更好的(de)結果。在電子領域也(yě)是如此：較之單一的(de)走線，差動對佈線 (Differential Pair) 更受青睞。不過，差動訊號對佈線可(kě)能沒那麼容易，因為它們必須遵循特定的(de)規則，這樣才能確保訊號的(de)性能。本文將詳述差動對的(de)佈線和(hé)一些需要注意的(de)潛在問題。
為了(le)滿足當今電子產品的(de)需求，數位電路的(de)速度變得(de)越來越快(kuài)。如今，大(dà)多(duō)數產品都少不了(le)需要「高(gāo)速設計」的(de)環節，而高(gāo)速設計對於部分(fēn)設計師來說，是一個全新的(de)領域。本文總結了(le)一些最常見的(de)高(gāo)速 PCB 設計準則，幫助設計人(rén)員提高(gāo)設計效率。
Allegro PCB Editor 提供專門為處理(lǐ)尺寸而創建的(de)環境，稱為尺寸環境 (Dimension Environment)。本文將詳述如何活用(yòng)「尺寸環境」功能，進而幫助用(yòng)戶完全掌控從設計發佈到製造細節所需的(de)尺寸化(huà)過程。
傳統的(de)硬性電路闆具有簡單的(de)製造設計和(hé)易於切割的(de)邊角，在規模化(huà)生產時成本較低，因此備受青睞。然而，如今的(de)設計技術往往需要更靈活的(de)電路，以適應不同的(de)形狀參數。而軟性電路闆具有適應各種形狀的(de)特性。本文將剖析軟硬結合電路在醫療和(hé)醫療設備領域的(de)應用(yòng)。
軟性PCB (軟闆) 具有重量輕、組裝密度高(gāo)和(hé)小型化(huà)等優點，因此市場對軟闆的(de)需求日益俱增。而軟闆普及帶動如 HDI 軟闆、嵌入式軟闆以及軟硬結合闆相關發展。其中，軟硬結合闆常用(yòng)於汽車、醫療、軍事和(hé)航太工業領域。本文將探討軟闆、軟硬結合闆特點和(hé)軟硬結合製造過程需注意的(de)地方。
印刷電路闆 (PCB) 是電子產品的(de)重要組成部分(fēn)；沒有 PCB，大(dà)多(duō)數電子設備隻是一個個無法使用(yòng)的(de)盒子。PCB 組裝和(hé)焊接過程透過挑選零件、將零件擺放和(hé)焊接到電路闆上，完整地構建出實體電路。本文將探討 PCB 組裝和(hé)焊接過程使用(yòng)的(de)關鍵技術。
在微利化(huà)時代，PCB 設計流程中，工程師該如何掌握細節、精準管控成本？透過影(yǐng)片，你將知曉如何利用(yòng) Allegro 強大(dà)的(de)功能去改善與成本相關問題，使 PCB 設計更加快(kuài)速精確地完成。
隨著產品高(gāo)密小型化(huà)，輕薄設計等需求的(de)產生，軟硬闆成為非常重要的(de) PCB 設計技術。本文將傳授 Allegro 軟硬闆設計技術要素、疊構和(hé)各種區域設置，以及闆層間檢查重點。
Allegro / OrCAD 17.4 最新季版本更新 - QIR4 又來了(le)! 短短 25 分(fēn)鐘內，名偵探摳南(nán)將帶你一次掌握 QIR4 最新功能-包含 Constraints、3D Canvas、差分(fēn)對高(gāo)速結構設置、動態背鑽等實用(yòng)技法！
傳統的(de) PCB 設計隻使用(yòng)幾種不同的(de)過孔，但如今的(de)高(gāo)密互連 (HDI) 設計則需要許多(duō)不同類型和(hé)尺寸的(de)過孔。而每一個過孔都需要被加以管理(lǐ)，從而被正確地使用(yòng)，確保最大(dà)程度提高(gāo)電路闆性能和(hé)無誤差可(kě)製造性。本文將傳授管理(lǐ)高(gāo)密 HDI 過孔的(de)實用(yòng)技巧。
一塊標準的(de)印刷電路闆 (PCB) 通(tōng)常需要兩種不同類型的(de)層，即 阻焊層 (solder mask) 和(hé)助焊層 (paste mask)。本文將探討阻焊層與助焊層之間的(de)差異，並詳解設計人(rén)員在 PCB layout 中使用(yòng)這些層時需要瞭解的(de)內容。
PCB 工程師必須在版圖設計過程中對模擬和(hé)數位電路進行適當的(de)分(fēn)離，以防止兩種信號產生相互影(yǐng)響。本文將探討一些類比布局的(de) PCB 放置和(hé)佈線技巧，使之達到最佳類比信號性能。
高(gāo)密度互連 (HDI) 需求主要來自於晶片供應商。當設計人(rén)員需要將複雜的(de)技術裝入小巧的(de)器件時，該如何確保不影(yǐng)響信號完整性與性能呢(ne)？本文將傳授設計密技，確保 HDI 項目順利完成。
傳統 PCB 鑽孔成本非常高(gāo)，為平衡設計與成本，HDI PCB 設計技術成為最佳解決方案。本期課程將傳授如何實現高(gāo)密佈局佈線。
面對當今複雜的(de) PCB 版圖，設計人(rén)員可(kě)以使用(yòng) Constraints 來管理(lǐ)過孔 (Vias)，從而規整在設計中使用(yòng)的(de)物(wù)件數量。本文將詳解 Constraints 可(kě)以解決哪些問題，以及如何有效管理(lǐ) Vias 來規整 PCB 設計。
製造性的(de)規則檢查是實現高(gāo)品質、低成本設計的(de)重要環節，因為稍有不慎，便會造成極大(dà)影(yǐng)響。本視頻將傳授如何利用(yòng) Allegro V17.4 的(de) DFx 檢查功能，快(kuài)速找出各種製造、組裝、測試上的(de)問題。
Cadence 與 Graser 合作的(de) 「Allegro PCB 進階設計」系列課程，旨在幫助希望成長為資深工程師的(de)學員們，透過設計實例系統學習、高(gāo)效達標。本次課程基於設計實例，將分(fēn)享規則管理(lǐ)器的(de)應用(yòng)及 SPB17.4 新特性 - ACC (Allegro Constraint Compiler)。
當工程師在設計高(gāo)速 PCB 時，時常因各種特殊訊號需求鬧得(de)頭疼不已，本次視頻將講授 V17.4 新版功能應用(yòng)技巧，讓設計人(rén)員在處理(lǐ) Via、Backdrill 相關設置時更加便利，達到縮短設計工時，加速設計流程。
設計良好的(de)供電網路 (PDN) 對電路闆設計十分(fēn)重要，因為設計不當的(de) PDN 將可(kě)能導緻電路闆出現間歇性的(de)問題，最後造成電路闆徹底報廢。本文將探討妥當設計電路闆電源傳輸網路的(de)重要性。
高(gāo)速 PCB 設計極具挑戰性，設計人(rén)員做(zuò)出的(de)每個決定都會影(yǐng)響到設計的(de)信號完整性。高(gāo)速佈線需要滿足精確的(de)間距、長度和(hé)時序約束要求，若稍有不慎，功能便無法達到預期。本影(yǐng)音(yīn)將傳授如何有效減少信號完整性問題，從而最大(dà)程度提高(gāo)性能和(hé)功能，並更快(kuài)地將設計投入生產。
Allegro 17.4 佈線速度和(hé)效能提升大(dà)躍進，先前於 QIR2 發布的(de) 3D Canvas，利用(yòng)新的(de)引擎及資料庫，幫助設計人(rén)員更便利的(de)將 3D 模型帶入零件、機構零件和(hé)電路闆中。本次 workshop 視頻將傳授 3D mapper 的(de)完整功能應用(yòng)以及如何導入設計檢查流程。
在如今的(de)印刷電路闆設計中，DDR記憶體非常普遍，許多(duō)設計都會用(yòng)到 DDR 記憶體配置的(de)不同版本，這需要在佈局中使用(yòng)特定的(de)佈線模式。本文將探討DDR電路佈線須考量的(de)因素和(hé)關鍵點。
以往 PCB 設計團隊在處理(lǐ)電源部分(fēn)時，需要花費大(dà)量時間處理(lǐ)各種疑難雜症，有時候雜事一多(duō)，可(kě)能就忽略了(le)本來需要修正的(de)地方。本影(yǐng)音(yīn)將詳述如何在 Layout 設計時同步進行 IR drop 分(fēn)析，幫助設計人(rén)員即時檢查修正，真正做(zuò)到防患於未然。
接地雜訊容易破壞信號完整性、造成意外的(de)熱變化(huà)和(hé)元件故障等問題，最終導緻 PCB 運作不良。要確保 PCB 正常工作，特別是高(gāo)速 PCB，分(fēn)析接地雜訊至關重要。本文將深入探討如何減少接地雜訊。
本次教學動畫將分(fēn)享 3D STEP 模型對應和(hé) 3D Canvas 顯示的(de)設置步驟，幫助萌新們減少電子件與機構件的(de)幹涉，確保設計一次成功！
本文將開始正式進入 Pad 的(de)建立，會介紹 Padstack 架構和(hé)種類，以及如何利用(yòng) Padstack Editor，進行 Pad 相關參數設定。
設計一塊 PCB 需要付出大(dà)量的(de)時間並且經過許多(duō)步驟與叠代，倘若不能在設計週期的(de)早期階段實施適當的(de)可(kě)測試性設計 (DFT)，可(kě)能導緻設計專案的(de)完全失敗。本電子書將討論常見的(de)測試技巧、挑戰和(hé)誤解，以及在設計中應該測試的(de)內容，並介紹 DFT 的(de)五個主要方面。
電腦技術領域的(de)格局不斷發展變化(huà)，隨著新標準的(de)出現，設備架構需要作出相應調整。而隨機存取記憶體 (RAM)的(de)重要性眾所周知，想要利用(yòng)最新的(de) RAM，就需要改變 PCB 設計。本文將說明(míng)實現 DDR4，PCB Layout 需要作出什(shén)麼改變？
在建 Padstack (焊點) 之前要先介紹兩個與創建 Pad 相關的(de)零件 shape symbol 及 flash symbol。本篇將分(fēn)享 Shape Symbol 和(hé) Flash Symbol 的(de)概念和(hé)創建步驟，幫助萌新們快(kuài)速完成特殊形狀銲點和(hé)內層負片導接。
夯實基本功，從萌新到大(dà)神的(de)最佳學習指南(nán)－本文將詳解 Constraint Manager 的(de)使用(yòng)訣竅，幫助 Allegro 萌新們輕鬆設定線寬、Via、線距、和(hé)區域規則。
複用(yòng)模組 (Reuse Module) 是佈局中可(kě)以重複應用(yòng)的(de)部分(fēn)，除了(le)可(kě)以應用(yòng)在相同的(de)設計上，也(yě)可(kě)應用(yòng)在存在類似電路的(de)不同設計上。本文將介紹在 Allegro 17.4 中，針對複用(yòng)模組所進行的(de)增強功能。
設計人(rén)員的(de)許多(duō)創意都是從一張草(cǎo)圖開始，在設計之初會先使用(yòng) Visio 或 PowerPoint 繪製捕捉全域，最後進入 EDA 工具中進行設計。但這中間卻存在很大(dà)的(de)脫節，甚至從來沒有與電氣系統及要求有任何聯繫。本次 workshop 視頻將以「5G 手機參考電路圖」為範例，剖析 Allegro System Capture 如何幫助設計團隊更明(míng)智的(de)設計多(duō)闆 PCB 系統，加速產品開發流程。
第四期課程將剖析電路圖設計過程中的(de)品質設計，聚焦於如何檢查電路圖連接正確性及如何確保器件工作在安全區，以確保產品高(gāo)效高(gāo)可(kě)靠交付。
現代人(rén)做(zuò)事講求效率，而在 PCB 設計也(yě)不例外! 若 EE 與 Layout 人(rén)員能在設計過程中先進行初步分(fēn)析，並且快(kuài)速排除常見的(de)信號 / 電源問題，就能減少來回的(de)溝通(tōng)，本文將剖析當 Sigrity Aurora + Allegro Symphony 兩套工具強強結合，將會擦出什(shén)麼火花？
若設計人(rén)員能提前檢查到並即時修正一些關於製造上的(de)問題，就能大(dà)幅減少與闆廠間來回溝通(tōng)的(de)次數。本文將詳解 Allegro Design For Fabrication (DFF) 如何幫助設計人(rén)員事先在設計中檢查到製造問題並快(kuài)速解決。
Cadence 近日所發布 Allegro 17.4 QIR3 新版本，在佈線速度和(hé)效能又提升到新的(de)層次，究竟更新版又多(duō)了(le)哪些功能來幫助設計團隊達到巔峰呢(ne)? Graser 應用(yòng)工程師 – Jack，將傳授七個必學招式，讓您成為像鬼滅之刃炭治郎一樣厲害的(de)抓鬼大(dà)師，輕鬆揪出隱藏在設計階段中各式各樣難纏的(de)「鬼」!
對於不瞭解 PCB Layout 設計複雜性的(de)人(rén)來說，可(kě)能認為 Layout 隻是一項「把各個點連接起來」的(de)工作。然而，PCB Layout 並非如此簡單，成功的(de)佈線和(hé)平面利用(yòng)對電路性能將有直接影(yǐng)響。本章(zhāng)的(de)目的(de)是在啟動自動佈線程式之前，讓新手設計師明(míng)白一些基本的(de)佈線要點，能夠快(kuài)速上手並能避免自動化(huà)功能所帶來的(de)陷阱，從而達到提升設計效率。
第三堂課將探討如何高(gāo)效複用(yòng)來自於 Allegro® DE HDL 或 OrCAD™ Capture 的(de)已有設計，並實現複雜的(de) symbol 分(fēn)離。
在 PCB 組裝過程或任何與 PCB 相關的(de)過程中，有無數的(de)地方可(kě)能出錯，儘管設計人(rén)員在創建 PCB 陣列時並沒有過多(duō)參與，了(le)解所涉及的(de)內容依舊是重要課題，才能避免製造上的(de)任何麻煩。本電子書將詳述設計人(rén)員的(de)責任與設計製造組裝過程之間的(de)相對互聯性。
提升電路圖設計效率的(de)快(kuài)速鍵設置技巧 、Symbol 找尋和(hé)調用(yòng)撇步、 利用(yòng) BUS 的(de)正確方式、零件邏輯關係連接訣竅… 第二堂課將帶你一一掌握。
全新系列課【 PCB 系統設計 — 從電路圖到投產 】將分(fēn)為 6 個單元，透過實例演示與大(dà)家探討 PCB 系統設計理(lǐ)念與方法，從概念階段到物(wù)理(lǐ)實現，幫助系統設計師、硬體工程師、PCB 設計工程師實現設計人(rén)力、設計心力、設計物(wù)力的(de)「極簡化(huà)」。 第一堂課將傳授 PCB 系統設計流程要點、電路圖遷移技巧、System Capture 主要功能 Demo 演示等成為 PCB 系統設計高(gāo)手之必知重點。
在 PCB 的(de)設計中，往往採用(yòng)了(le)分(fēn)區原理(lǐ)，即有不同的(de)電路組來完成不同的(de)功能，從而防止不同組電路之間產生幹擾，使電路闆正常運行。本文將探討 PCB 設計中的(de)功能性分(fēn)區，以及 CAD 工具如何幫設計人(rén)員完成此目標。
疊構策略會影(yǐng)響 PCB 的(de)電子和(hé)機械性能，因此要打造可(kě)靠的(de) PCB，選擇合理(lǐ)的(de) PCB 疊構策略十分(fēn)重要。了(le)解與 PCB 疊構有關的(de)成本增加因素，將有助於工程師在 Layout 的(de)成本與性能間進行權衡取捨並作出明(míng)智的(de)決定。除此之外，牢記 DFM 注意事項也(yě)是設計人(rén)員在創建 PCB 疊構時判斷項目的(de)關鍵，以確保 PCB 的(de)可(kě)製造性。
在【 電路可(kě)靠度設計 】系列專題第二篇將以實例說明(míng)如何使用(yòng)電應力分(fēn)析功能進行零件 Derating 分(fēn)析，快(kuài)速識別修正任何壓力過大(dà)的(de)零組件避免 EOS 發生，快(kuài)速提高(gāo)零件選用(yòng)的(de)可(kě)靠度。
【 電路可(kě)靠度設計 】系列專題 將探討電路設計上常見的(de)可(kě)靠度問題以及如何在設計創建初期應用(yòng)自動驗證分(fēn)析工具，降低在可(kě)靠度需求上所花費的(de)時間與人(rén)力，確保最終產品能供提供符合市場所需性能和(hé)產品壽命。本系列首篇內容將詳解如何設定和(hé)運用(yòng)電路邏輯檢測 (Audit Schematic) 功能自動識別一般難檢測到的(de)電路設計錯誤，並針對 52 電路檢查規則提供圖解範例。用(yòng)最直觀的(de)方式帶給使用(yòng)者印象深刻的(de)操作體驗。
90 年代首次開發電焊金屬電極堆時，PCB 的(de)漏鬥形成了(le)。帶有整合平面電極的(de)標準六層 PCB 也(yě)被用(yòng)作信號分(fēn)配網路。而新的(de) PCB 技術使現代六層 PCB 漏鬥設計由標準 PCB 設計過渡到可(kě)捲曲漏鬥軟性電路闆。借助透過更薄的(de)厚度、更細的(de)線條和(hé)獨特的(de)形狀，軟性 PCB 技術支援應用(yòng)多(duō)層漏鬥的(de)高(gāo)密度電子電路。本文將分(fēn)享多(duō)層 PCB 漏鬥設計和(hé)應用(yòng)要點。
Cadence 於近日發佈 SPB 17.4 QIR2 更新版本，Allegro 佈線速度和(hé)效能提升超有感！
全新 3D Model Mapping 功能，可(kě)一鍵完成對齊的(de)模型資料。
動態銅箔增強功能，大(dà)大(dà)提高(gāo)了(le)在拉線時動態銅箔的(de)更新效能。
本文將用(yòng)實測影(yǐng)片帶您一覽更新必看重點，助力 PCB 開發團隊分(fēn)秒登上設計之巔！
本電子書將以實例逐一解鎖 IR Drop 壓降、Coupling 耦合、Impedance 阻抗、Crosstalk 串擾、Reflection 反射、Return Path 回流路徑等 6 種分(fēn)析技巧並收錄使用(yòng)上常遇到的(de)問題，幫助 EE、Layout 人(rén)員在設計前期階段不需依靠 SI/PI 專家就能做(zuò)初步的(de)模擬分(fēn)析，快(kuài)速找出並排除常見信號 / 電源問題，提升設計品質和(hé)效率。
去年 Cadence 收購了(le) InspectAR 公司，這是一家將 EDA 資料與實際產品圖像相結合的(de)AR公司。本文包含影(yǐng)片，將演示在一個具有 FPGA 的(de)複雜 PCB 上使用(yòng) inspectAR，提高(gāo)實驗室處理(lǐ)電子產品的(de)效率並減少冗餘工作。
所有的(de)智慧手機、汽車系統和(hé) IoT 設備都依賴運算(suàn)能力來完成各自的(de)工作，而如果不使用(yòng) DDR 記憶體，這一切都無法實現。隨著 DDR5 的(de)最新推出，我們迎來了(le)新一代的(de)性能標準。為達到這種性能水(shuǐ)準，必須精確設計和(hé)規劃印刷電路闆來適應 DDR 記憶體的(de)高(gāo)速需求。本文將探討如何成功在 PCB 上進行 DDR 佈線。
軟硬結合闆電路可(kě)靠、通(tōng)用(yòng)並且節省空間。隨著各類應用(yòng)的(de)尺寸在不斷縮小，這種用(yòng)於電子電路的(de)軟性基闆越來越受歡迎，由於軟硬結合電路可(kě)以彎曲，設計人(rén)員就可(kě)以在可(kě)用(yòng)的(de)空間內放置更多(duō)的(de)電路，甚至能以3D形式將電路闆層堆疊在硬性面上，有助於降低成本。
本文將介紹如何運用(yòng)Allegro®PCB進行自動軟硬結合闆中的(de)層間設計同步檢查。
隨著 PCB 機構外殼尺寸日益縮小以及 PCB 本身複雜性的(de)增加，電子和(hé)機構團隊之間的(de)協作對於設計的(de)成功變得(de)愈發重要。團隊之間的(de)調整需要快(kuài)速有效地傳達給彼此，以保證設計繼續向前推進，因此 ECAD 和(hé) MCAD 之間的(de)互相聯繫。本電子書將詳細說明(míng) ECAD 與 MCAD 團隊各自的(de)設計需求和(hé)溝通(tōng)要素。
針對 SI/PI 的(de)檢查動作是每位工程師的(de)必修課，通(tōng)常是在檢查環節中落實，但是卻往往避免不了(le)遺漏，而可(kě)能導緻訊號設計品質問題。最後一期我們將與大(dà)家分(fēn)享在 PCB 設計環境下(xià)，如何透過 In-Design Analysis (IDA，即設計同步分(fēn)析) 來實現訊號品質設計，在設計過程中就盡力排除訊號品質隱患，從而實現高(gāo)品質交付。
以設計規則為例：在開始新專案時，許多(duō)PCB設計工程師傾向於按照(zhào)自己的(de)設計規則來重新打造設計，而不是依靠一個適當的(de)、有條理(lǐ)的(de)、系統的(de)規則方法。當時間因素至關重要時，這種做(zuò)法會大(dà)大(dà)降低專案進展，本文將討論可(kě)以提高(gāo)多(duō)層電路闆設計效率的(de)規則方法。
在【 PCB 設計同步分(fēn)析 】系列專題最終章(zhāng)將分(fēn)享如何使用(yòng) Allegro 的(de) Return Path 分(fēn)析功能，在 PCB 設計過程中進行回流路徑分(fēn)析，幫助工程師快(kuài)速找出那些高(gāo)速訊號的(de)回流路徑是否適當，以確保 Layout 的(de)品質並且減少產品量產後因訊號不穩而需要召回的(de)重大(dà)損失，實現設計一次性成功。
佈線設計並非連連看，而是設計思路的(de)物(wù)理(lǐ)實現，有了(le)設計思路 + 系統規劃，才能交付高(gāo)品質的(de)PCB設計作品。
本期我們將聚焦於 佈線規劃、特殊走線 、Step model 匹配 等必備知識和(hé)技巧，減少重複勞動，為您贏得(de)設計思考和(hé)規劃的(de)時間。
在【 PCB 設計同步分(fēn)析 】系列專題第五篇將分(fēn)享如何使用(yòng) Allegro 的(de) Reflection 分(fēn)析功能，隻要搭配零件模型的(de)掛載，EE / Layout 人(rén)員可(kě)以不需要倚靠 SI 人(rén)員，便能於設計中同步進行 SI 等級的(de)訊號反射分(fēn)析，即時確認並修正 PCB 設計，以提升設計效率並減少不良發生機率。
在【 PCB 設計同步分(fēn)析 】系列專題第四篇將分(fēn)享如何使用(yòng) Allegro 的(de) Crosstalk 分(fēn)析功能，EE 或 Layout 人(rén)員隻需搭配零件模型的(de)掛載，就能於設計中同步進行 SI 等級的(de)串擾分(fēn)析，預先消除常見的(de)訊號串擾問題，並達到更為精確的(de)結果。
佈局佈線是 PCB 設計的(de)物(wù)理(lǐ)實現環節，本期我們將聚焦於 PCB/ 軟硬闆疊構設置、自動 Fanout 、電源設計等必備知識和(hé)技巧，來減少重複勞動，提升設計效率，將有限的(de)時間用(yòng)在「刀(dāo)口」上。
在【 PCB 設計同步分(fēn)析 】系列專題第三篇將分(fēn)享如何使用(yòng) Allegro 的(de) Impedance 分(fēn)析功能，在 PCB 佈線過程中同步進行訊號特性阻抗分(fēn)析，幫助 PCB Layout 工程師即時修正 PCB 走線設計。
佈線看似簡單，但其實它卻是設計成功的(de)關鍵。根據 Cadence 用(yòng)戶研究表示，佈線階段所花費的(de)時間可(kě)能佔整個設計流程的(de) 50% 以上。
預先構想佈線方案是相當必要的(de)動作，因此，清晰的(de)制程思路將是 PCB 設計成功的(de)不二法門，確保專案交付的(de)高(gāo)品質以及高(gāo)效率。
本電子書將從以下(xià)步驟詳細解說佈線流程各個環節中需注意的(de)要點和(hé)訣竅。
Constraint Manager (簡稱 CM ) 是 PCB 設計的(de)核心，驅動整個 PCB 設計，為 PCB 設計品質保駕護航。CM 囊括物(wù)理(lǐ)規則、間距規則、電氣規則、同名網路規則、組裝規則、DFM 規則等內容。本期將詳細指導「物(wù)理(lǐ) / 間距 / 電氣規則有效設置」，並輔以實戰教學影(yǐng)片告訴你一些不可(kě)不知的(de) Constraint Manger 應用(yòng)訣竅。
在【 PCB 設計同步分(fēn)析 】系列專題第二篇將分(fēn)享如何使用(yòng) Allegro 的(de) Coupling 分(fēn)析功能，在 PCB 設計過程中預先進行訊號耦合分(fēn)析，Layout 工程師不用(yòng)勞煩 SI 人(rén)員就能及時找出可(kě)能發生耦合幹擾的(de)走線問題並予以排除，從而節省設計時間並確保佈線品質。
第二課【即時設計】基礎篇 - 將為您提供「DFx 規則設定」詳細指導; 技巧篇 - 將分(fēn)享如何「有效利用(yòng)格點系統」的(de)小撇步；實戰篇 -100 分(fēn)鐘高(gāo)清實戰教學「即時 DFx 設計」影(yǐng)片。
在【 PCB 設計同步分(fēn)析 】系列專題將解密六大(dà)隱藏分(fēn)析技巧，幫助 EE、Layout 人(rén)員在設計前期階段不需依靠 SI / PI 專家就能做(zuò)初步的(de)模擬分(fēn)析，快(kuài)速找出並排除常見訊號 / 電源問題，提升設計品質和(hé)效率。本系列首篇將分(fēn)享如何使用(yòng) Allegro 的(de) IR Drop 分(fēn)析功能，在PCB設計過程中快(kuài)速進行壓降分(fēn)析，即時排除常見電源問題，實現電源供應設計最佳化(huà)。
【極緻 PCB 設計全流程線上學堂】將循序漸進地與大(dà)家分(fēn)享 PCB 設計各個階段的(de)基礎知識 → 進階技巧 → 實例應用(yòng)。 基礎和(hé)技巧篇將以電子講義(PDF)形式、實戰篇以教學影(yǐng)片呈現，大(dà)家可(kě)以按需索取觀看。第一課【實戰篇-設計環境搭建】 在 demo 教學影(yǐng)片演練中導入設計資料、定制最佳視窗(chuāng)、設置最佳參數，獲取 Cadence 專家一手 tips！
本期電子書將從元件 Footprint 創建、Layout 設置、機構約束設定…等幾個面向說明(míng)如何成功地設置佈局並放置元件。
熱管理(lǐ)對於使電路闆中的(de)元件保持在安全工作溫度範圍內非常重要。「低熱阻」等於「低熱導率」嗎？本文將討論可(kě)以降低 PCB 熱阻，並確保電路闆處於安全溫度範圍內的(de)一些方法。
【 極緻 PCB 設計全流程線上學堂 】將循序漸進地與大(dà)家分(fēn)享 PCB 設計各個階段的(de)基礎知識 → 進階技巧 → 實例應用(yòng)。 基礎和(hé)技巧篇將以 電子講義(PDF)形式、實戰篇以教學影(yǐng)片呈現，大(dà)家可(kě)以按需索取觀看。第一課：【基礎篇】 設計圖紙導入、【技巧篇】 7大(dà)設置幫助您定制最佳視窗(chuāng)。
除佈線的(de)基本準則外，我們還必須遵守高(gāo)速 PCB 佈線與 RF PCB 佈線的(de)特殊設計規則，本文將討論如何實現這一平衡！
什(shén)麼是高(gāo)速設計的(de)問題關鍵？如何在設計中儘早識別問題、解決問題？答(dá)案盡在本期電子書！
高(gāo)速 PCB 的(de) layout 設計需要考慮更多(duō)、挑戰更多(duō)；是對我們 PCB設計人(rén)員技能的(de)大(dà)幅拓展。本文提出了(le)我們都需要熟悉的(de)一些更嚴格的(de)高(gāo)速電路相關要求和(hé)設計實踐，並對其中部分(fēn)進行詳細說明(míng)。
從恰當接地到材料選擇，本電子書將討論在 PCB 設計中為獲得(de)最佳射頻性能而需要注意的(de)設計要點及考量因素。
如何消除將兩個或多(duō)個電路闆放在一起時產生的(de)分(fēn)歧或脫節現象？如何利用(yòng)協同作業提高(gāo)設計效率？
我們是否必須為一個測試夾具付費？考慮 DFT 的(de)最佳時間是什(shén)麼時候？答(dá)案盡在本期電子書！
材料特性將如何影(yǐng)響 5G 系統設計？
淚滴厚度多(duō)少合適？雖然每個製造商都有自己的(de)可(kě)製造性設計（DFM）指南(nán)，但是本文包含一個通(tōng)用(yòng)標準方程式~
本電子書精煉詳實，是快(kuài)速全面掌握 DFM 常見問題及解決辦法的(de)不二指南(nán)。無論讀者使用(yòng)何種設計軟體，都可(kě)以在本書中獲得(de)使設計成功的(de)知識提點。
PCB 設計人(rén)員需要掌握哪些設計技術才能輕鬆應對更小、更輕、更快(kuài)的(de)物(wù)聯網（IoT）領域設計目標？
在高(gāo)速訊號設計中避免 90° 角走線是否具有科學依據？ 20° 和(hé) 30° 的(de)情況下(xià)是倒角還是斜切？
多(duō)層電路闆如何分(fēn)區？不同類型的(de)內部電路闆連接方式有何不同？
本文中，IPC-2581 標準的(de)全行業推進者 Hemant Shah 將為大(dà)家解答(dá)關於該標準的(de)常見問題，特別是相較於 Gerber 和(hé) ODB++ 等舊式標準而言，IPC-2581 的(de)優勢及特點。
通(tōng)常我們考慮多(duō)層電路闆 PCB 設計時，往往會想到伺服器環境中的(de)電路闆機架或遊戲平台組合。但是如果我們的(de)典型硬性電路闆並不適合多(duō)層電路闆使用(yòng)的(de)實體機殼怎麼辦？我們會願意付額外的(de)價格來使用(yòng)軟性電路闆嗎？如果我們可(kě)以將這兩者的(de)優點兼而有之呢(ne)？本文將介紹軟硬結合闆的(de)優點、性質以及如何更好地滿足多(duō)層電路闆的(de) PCB 設計需求。
Allegro Flow Planning 於高(gāo)速 PCB 設計流程中能夠大(dà)幅度的(de)縮短評估佈線空間及走線方式所花費的(de)時間成本，並且提升設計效率。現在，搭配 Allegro PCB Symphony Team Design Option 線上協同作業功能，能將 Flow Planning 所規劃之佈線走勢藉由線上多(duō)人(rén)合作來加速 PCB 設計流程，快(kuài)速完成 PCB 設計。
本文將分(fēn)享 Allegro PCB Editor 的(de)獨家使用(yòng)技巧，包含了(le)定制特定的(de)應用(yòng)環境，讓工具發揮最大(dà)效率的(de)方法和(hé)範例。
隨著專案向前推動，我們來到了(le)生產階段，發現了(le)在 REV1 貼片時隱藏著的(de)預生產問題。這些問題要如何解決呢(ne)？有沒有辦法可(kě)以提前避免這些問題的(de)產生呢(ne)？
本章(zhāng)將講述 PCB 的(de)設計流程和(hé)步驟要點，對 PCB 設計的(de)各個環節建立起清晰系統的(de)認知和(hé)理(lǐ)解。
本章(zhāng)將透過試卷答(dá)題的(de)方式測試大(dà)家對 PCB 設計基礎知識的(de)掌握程度，題目內容包括 PCB 的(de)概念、類別及物(wù)理(lǐ)結構知識。
一個全新的(de)概念給團隊帶來了(le)商機，但是為了(le)節省時間而需要利用(yòng)已有的(de)設計來減少工作量。儘管單闆外形可(kě)以重複使用(yòng)，但是某個連接器的(de)位置卻不能複用(yòng)。一個新設計，無論是原創還是翻新，都需要良好的(de)基礎。
STP 是一種符合 STEP 國際標準 (ISO 10303) 的(de) CAD 檔案格式，是一種獨立於系統的(de)產品模組的(de) 3D 交換格式檔，因此獲得(de)了(le)大(dà)多(duō)數工程軟體的(de)支援。在 Allegro / OrCAD PCB Designer 提供與 STEP model 對應連結的(de)功能，透過此功能的(de)操作可(kě)以讓工程師觀察到接近真實外觀的(de) PCB 外型，如同機構工程師的(de)操作。
隨著 PCB 上高(gāo)速訊號速率的(de)提升，高(gāo)速設計方案會在 PCB 設計中引入比較多(duō)的(de) DRC，最常見的(de)是 K/L、K/V 等 DRC。設計者允許這些 DRC 的(de)存在，但是這些 DRC 的(de)占比已經超過整闆 DRC 的(de) 50% 以上，他(tā)們的(de)存在會降低 ALLEGRO 的(de)運行速度，甚至延長某些操作的(de)執行時間（例如：更新 DRC，Database check 等），還影(yǐng)響投闆前的(de) DRC 排查效率和(hé)品質。Allegro17.2 的(de) Via structure 功能，可(kě)以幫助設計者去除這些 DRC，提升設計效率和(hé)設計品質。
Start Page 是一個新的(de)顯示介面，以第二介面形式集成於 Allegro PCB Designer 的(de)畫面中，它允許使用(yòng)者訪問常用(yòng)資訊，例如最佳實踐、升級資訊、指導和(hé)說明(míng)等。
為了(le)避免專案延遲或電路闆品質不夠高(gāo)而帶來的(de)成本升高(gāo)，設計工程師需要一種在設計週期早期避免 DFM 錯誤的(de)方法，批量運行的(de)傳統工具已經不足以避免在設計週期後期發現 DFM 問題。修復於已然，不如防患於未然。
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首先帶來「升級到 Allegro17.2-2016 的(de) 10 大(dà)理(lǐ)由之 1：先進的(de)軟闆和(hé)軟硬結合闆設計支援」。
[ Cadence Allegro V17.2 Back Drill Enhancement上篇 - Padstack Editor ]
在網通(tōng)及伺服器產品，高(gāo)速電路設計中越來越常使用(yòng) 10/25 Gbps 的(de)信號，由於 PCB 材質、走線長度及 Via Stub 對於高(gāo)頻信號所造成的(de)損耗則越顯得(de)嚴重。因此，Backdrill 能夠針對 Via Stub 的(de)問題做(zuò)為解決方案之一；V17.2 對 Backdrill 處理(lǐ)技術有多(duō)方面的(de)提昇, 如：經由 Padstack 設計即可(kě)帶入背鑽孔徑定義、處理(lǐ)後限制區及 Via 標籤顯示等功能，藉由此篇介紹讓您了(le)解 Backdrill 使用(yòng)時機。
[ Cadence Allegro V17.2 Back Drill Enhancement 下(xià)篇 - Setup & Analysis ]
Cadence® Allegro® 對 Backdrill 的(de)資料分(fēn)析處理(lǐ)技術在 17.2 版也(yě)做(zuò)了(le)相當的(de)提昇與補充 , 讓我們在進行背鑽分(fēn)析時可(kě)以更清楚了(le)解處理(lǐ)的(de)結果 , 此篇將介紹在 Allegro 中如何進行背鑽的(de)基本分(fēn)析作業流程。
Tabbed Routing 是一種新型態的(de)佈線方式，主要會在一對平行走線間補上一種形狀如梯形的(de) Tab，用(yòng)於控制 Breakout region 內阻抗並壓制高(gāo)速信號傳輸線間的(de) Crosstalk 所造成的(de)影(yǐng)響。
本文將介紹如何在 Cadence® Allegro® PCB Designer 內設定及使用(yòng) Tabbed Routing 功能，並且做(zuò)好檢查分(fēn)析的(de)確認。
在 PCB 設計與製造的(de)過程中，因為考慮能夠順暢的(de)進行後續作業，我們往往會借用(yòng)許多(duō)額外的(de)工具來進行資料的(de)稽核，以便確保所產出的(de)生產用(yòng)資料是正確合理(lǐ)並可(kě)正常生產。
Cadence® Allegro® / OrCAD® PCB Designer 除了(le)既有的(de)檢查工具外，現在也(yě)加入 DFM 的(de)檢查工具，讓 PCB Layout 工程師完成佈局作業後，可(kě)以透過這套工具來產出資料，並且自動完成完整的(de)全檢作業。
Allegro PCB Design Planning 的(de)規劃及自動功能，主要目的(de)是為了(le)提升設計效率，在透過與客戶實際案例測試至少可(kě)縮短三分(fēn)之一的(de)工作時間，相當有助益。
然而在 PCB 設計流程中，對於走線空間的(de)評估，相對花費的(de)時間與成本是不少的(de)。
因此將透過本文介紹常用(yòng)的(de)幾種應用(yòng)讓您體會快(kuài)速評估走線的(de)魅力。
Allegro v16.6-2015 ( HotFix51 ) 新增自動產生 Return Path Via 的(de)功能，以輔助及加速 Differential Pair 走線。將透過本文分(fēn)享相關功能的(de)使用(yòng)方式。
Allegro v16.6 新增加了(le) NetGroup 功能，且預設也(yě)會很方便地依設定的(de) NetGroup 建立 Bundle，但若想解除其 Bundle 又該如何操作呢(ne)?將透過本文分(fēn)享相關功能的(de)使用(yòng)方式。
Allegro v16.6 新增加了(le) Film Report 功能，但預設都是由 Route Keepin 當作總計算(suàn)面積，若要使用(yòng) Board Outline 當總計算(suàn)面積，又該如何設定呢(ne)? 將透過本文分(fēn)享相關功能的(de)使用(yòng)方式。
Allegro v16.6 QIR8 新增了(le)可(kě)優化(huà)佈線階段並加速設計時間的(de)新功能，如：Auto Connect，Create Flow，Compress Route 以及 Trim to Breakout。
本文將說明(míng)相關功能的(de)應用(yòng)方法及詳細的(de)操作設定。
在 Allegro 的(de)操作當中，透過 Find filter 作為物(wù)件選擇條件跟尋找之用(yòng)，現在新增的(de) Find by Query 能再讓使用(yòng)者有更細的(de)條件設定，以幫助我們篩選出真正想要的(de)部分(fēn)。
舉例來說：想知道某個 Net 使用(yòng)了(le)哪些 Via、想了(le)解某個 Value 的(de)零件有哪些，或是想知道某顆 IC 當中有哪些 Pin 使用(yòng)了(le)某種 Padstacks…等。
透過本技術文件了(le)解此功能的(de)基本操作，方便查找明(míng)確的(de)目標。
一般我們在進行 BUS 線 Breakout 的(de)場景，通(tōng)常都會考慮到兩端 Device 走線的(de)順序性來保有最佳的(de)對接效果，來減少 Via 的(de)使用(yòng)因而提升訊號品質；不過要能夠達到走線的(de)順暢，往往都是透過不斷的(de) Breakout 重新繞過，才能在辛苦過後得(de)到甜美(měi)的(de)果實。
經由 Allegro Design Planning Option 的(de) AiBT 功能來輔助，能利用(yòng)電腦運算(suàn)來幫您減少自己動腦、動手的(de)機會，進而提升 Breakout 的(de)工作效率。
Allegro PCB v16.6 QIR#6 (S027) 後，強化(huà)功能如下(xià)：
| 1. | Manufacture 資料內容提升 |
|---|---|
a. IPC-2581 Stackup Exchange |
|
| 2. | Auto-interactive Breakout Technology (AiBT) |
a. Flow Bundle 兩端自動輔助 Breakout |
|
b. 分(fēn)割視窗(chuāng)方便確認 Breakout 狀況 |
|
| 3. | File Locking Update |
a. 針對加密時間控管要求可(kě)自定天數 |
|
b. 可(kě)透過網路協定時間約束有效期限 |
其它貼心的(de)小地方，請參閱技術文件說明(míng)。
延續上一篇 Stub Via 對高(gāo)頻信號的(de) PCB 設計分(fēn)析結果有何影(yǐng)響的(de)文章(zhāng)之後...，本篇想跟大(dà)家分(fēn)享，如何在 Allegro PCB 中有效的(de)處理(lǐ) Stub Via?
High Speed 的(de)設計環境中，處理(lǐ)如背闆 ( Backplane ) 上的(de) PTH 及 Via 對信號品質的(de)影(yǐng)響可(kě)有以下(xià)兩種方式處理(lǐ)：
| 一、 | 選用(yòng) BB Vias。 |
|---|---|
| 二、 | 在 PCB 生產階段使用(yòng)二次鑽孔 Backdirll 技術(背鑽)，透過 NC Drill 將 Stub 部分(fēn)刨除。 |
在網通(tōng)或伺服器產品，高(gāo)速電路設計中愈來愈常使用(yòng) 10 / 25 Gbps 的(de)信號，其主頻為 5 / 12.5 GHz，由於 PCB 材質，走線長度以及 Via Stub 對於高(gāo)頻信號所造成的(de)損耗則越顯得(de)嚴重。因此，如何在 PCB Layout 時避免這個問題?
本文將以 Via 為主題與大(dà)家分(fēn)享，經由 Allegro Sigrity 的(de) 3D-FEM 分(fēn)析出來的(de)結果發現，頻率愈高(gāo)，Via Stub 對信號所造成的(de)負面影(yǐng)響則愈大(dà)。
所以，該如何透過 Allegro PCB with Options，在 PCB Layout 階段就將問題提前考慮和(hé)處理(lǐ)? 將是本文分(fēn)享的(de)重點。
Allegro PCB V16.6 QIR#5(S022) 後，除了(le)上一篇介紹如何提升高(gāo)速訊號線的(de) Layout Productivity 外，對於一般訊號線，16.6 QIR#5 在本次版本也(yě)強化(huà)了(le)不少走線及修線功能。
主要增強的(de)功能如下(xià)：
| a. | Dynamic Rat |
|---|---|
| b. | Move Component Slide Etch |
| c. | Scribble Mode Routing |
| d. | Edit Vertex – Snap to 45 |
Allegro PCB v16.6 #QIR5 (S022) 後，針對高(gāo)速訊號 - 群組走線管理(lǐ)功能及效能提昇，主要增強了(le)以下(xià)二項功能：
| a. | Net Group / Interface 彈性的(de)訊號群組管理(lǐ)方式。 |
|---|---|
| b. | 走線部份新增 AiPT 的(de) Uncoupled Bump 模式。 |
並搭配 High-Speed / FlowPlan，可(kě)以更加有效縮短走線的(de)時間，我們將以 DDR / PCI-E 等高(gāo)速訊號為例，介紹如何操作及應用(yòng)。
Allegro PCB v16.6 #QIR5(S022) 後，強化(huà)功能如下(xià)：
| 1. | 高(gāo)速訊號-走線效能提昇及管理(lǐ)功能： |
|---|---|
a. Net Group / Interface 彈性的(de)訊號群組管理(lǐ)方式。 |
|
b. 走線新增 AIPT 的(de) uncoupled bump 模式。 |
|
| 2. | 一般訊號-走線便利輔助功能： |
a. 移動零件時，自動 slide 零件相關走線。 |
|
b. 走線時，自動隱藏鼠線的(de) Dynamic Rat |
高(gāo)頻信號線在跨越電源層銅箔的(de)壕溝 (moat) 時會因為信號返迴路徑的(de)改變，進而引發 EMI 問題而造成信號衰減，所以 PCB 設定往往多(duō)會要求信號線要避免跨 moat 所造成後續 Debug 所花的(de)時間以及金錢。
除了(le)透過累積的(de)經驗及目視的(de)檢查，利用(yòng) Allegro 內建的(de) Segments Over Voids 檢查功能可(kě)以幫我們在 PCB 設計上進行把關。
PCB 的(de)生產技術在過去三十年間有著顯著的(de)改變，但令人(rén)扼腕的(de)是…我們仍然普遍使用(yòng)傳統的(de)方式來傳達設計資料。
由 IPC 組織制訂出的(de) IPC-2581 格式，規範了(le) PCB 設計與製造的(de)前後段之間的(de)資料架構及格式，希望能減少 PCB 設計到生產及製造之前後段之間有關設計資料的(de)機密性與生產相關的(de)訊息傳遞上的(de)問題。
本文將介紹 IPC-2581 透過 Allegro PCB 進行轉換的(de)設定。
Cadence SPB v16.6 經過了(le) QIR4(S016) 之後的(de)更新，在 PCB Layout 方面提升了(le) STEP 3D 的(de)相容性及對於加速輔助 High-Speed 設計的(de) ATE 功能套件…等；Capture 方面加入了(le)機構零件的(de)支援、新增的(de)屬性顯示功能…等；PSpice 電路模擬方面也(yě)能夠在指令操作下(xià)支援 Tcl 的(de)程式語言…等；HDL 方面更新增了(le)對於階層式零件的(de)分(fēn)割…等。
Cadence 對 SPB 軟體在最新所釋出的(de) Hotfix 程式裡面又有新增許多(duō)功能，簡介如下(xià)：
| 1. | OrCAD Capture 新增功能介紹，如物(wù)件對齊。 |
|---|---|
| 2. | PSpice 新增功能介紹，如提供全面性的(de)寄生效應考量。 |
| 3. | Allegro PCB Editor 新增功能介紹，如 AiBT。 |
Allegro Flow Planning 能夠協助使用(yòng)者進行佈線規劃，對於如設計外包時，能夠減少溝通(tōng)往返的(de)次數以節省時間；另外也(yě)能對規劃好之 Flow Plan 進而轉成實際走線，甚至也(yě)還能再搭配如 AiBT、Trunk route… 等功能，快(kuài)速做(zuò)好 Breakout 並完成對接動作。
本文將介紹如何利用(yòng) Flow Planning 針對設計做(zuò)佈線規劃。
Cadence SPB v16.6 S006 之後，有別於以往傳統的(de) 3D 顯示效果，現在我們可(kě)以藉由 MCAD 對於零件所繪製的(de) 3D 圖形資料，利用(yòng)所轉出的(de) STEP 3D Model 檔案套用(yòng)到 Allegro 當中，就能夠得(de)到更趨近於真實的(de)零件空間型態；本文將介紹如何利用(yòng) STEP 檔案套用(yòng)至 Allegro，產生出有別於傳統的(de) 3D 顯示型態。
Cadence SPB v16.6 S006 之後，在搭配 High-Speed Option 的(de)環境底下(xià)，可(kě)以針對 High-Speed 設計提供 Timing Environment 來輔助使用(yòng)者做(zuò)更有效的(de)佈線設計，其中包含了(le)視覺化(huà)的(de) Timing Vision 可(kě)讓使用(yòng)者快(kuài)速了(le)解相關設計資訊，AiPT 跟 AiDT 則是可(kě)以讓使用(yòng)者對群組成員快(kuài)速的(de)做(zuò)調整補償。
Allegro 對於 High-Speed 的(de)設計規範定義，透過 High-Speed Option 就能利用(yòng) SigXplorer 的(de)程式介面對信號以圖形化(huà)的(de)拓樸架構定義 Net schedule 以及 Electrical 方面的(de) Constraint 設定，並且可(kě)將設定快(kuài)速套用(yòng)至相同群組使用(yòng)，藉由本文了(le)解增加設定的(de)方便性。
Allegro v16.6 經由安裝 HotFix 006 之後，新增了(le)不少新功能，其中除了(le)有正式的(de)新功能之外，另外像是 STEP 3D 的(de)顯示、針對 High Speed 設計的(de) Timing Vision 以及 AiPT 等功能也(yě)提供使用(yòng)測試，本文將介紹此部分(fēn)之新功能。
Cadence SPB v16.6 S006 之後，提供一些新的(de)功能；對於 PCB Editor 部分(fēn)就提升了(le)設計資料的(de)保全性、更有彈性的(de)調整 Void 大(dà)小、新的(de) Via list report 以及 Logo 資料的(de) Import...等，以及 Front-end tool(HDL & OrCAD Capture) 的(de)新功能都將由本文介紹更新 HotFix 006 後的(de)新功能。
對於越來越高(gāo)速的(de)電路設計，我們開始面臨設計規範當中要求對特定 Function 走線改以特殊的(de)角度來佈線 (如：PCI-E 到 CPU 之間)以避免走線角度與 PCB 闆材間因 Fiber weave 效應造成阻抗不連續產生的(de)反射，而影(yǐng)響整個設計的(de)訊號完整性。
本技術文件將介紹 Allegro v16.6 新功能：Routing offset，讓您對於佈線功能更加了(le)解。
藉由對 Allegro Team Design Option 功能的(de)基本概念，本文將以 v16.6 的(de)新功能讓您在使用(yòng) Team Design 設計時，對於 Constraint 的(de)設定、Partition boundary 的(de)限制以及 ECO 流程的(de)加速能有更多(duō)的(de)設計彈性。
對於設計 PCB Layout，因應設計需求要能夠有更多(duō)的(de)佈線空間，這時我們就可(kě)以透過使用(yòng) Blind / Buried vias (盲/埋孔) 來達成，而且還能減少因為 Antenna via 對產品信號品質所造成的(de)影(yǐng)響。
因此，本文將協助您建立與使用(yòng) B/B vias，甚至搭配 Miniaturization Option，還能再利用(yòng) Microvias 進行更進一步的(de) PCB 設計。
在轉 DXF 資料時，是否常常會聽到機構工程師對你說：『轉出的(de)圖要有鑽孔圖形資料』。
由於 Allegro 輸出 DXF 先天的(de)因素，無法直接附帶鑽孔圖形輸出。此次技術文件將協助您以替代的(de)方式，在轉出DXF資料同時可(kě)帶出鑽孔圖形資料。
使用(yòng) Team Design 分(fēn)工設計時，除了(le)讓每個人(rén)能充分(fēn)的(de)掌握並使用(yòng)區域內的(de) 設計，針對使用(yòng)者對 Constraint 的(de)定義、跨區域的(de)編輯以及 ECO 變更時的(de)更新，現在提供了(le)更有彈性以及效率的(de)設計方式。
您是否正在為了(le)不讓公司「嘔心瀝血」的(de)設計，因為需要將設計好的(de)電路圖或是 PCB 檔案在沒有任何保護的(de)情況下(xià)提供給公司後端生產部門、客戶、下(xià)遊廠商做(zuò)確認，苦無有好的(de)工具或是軟體而傷透腦筋?
或是即便透過 Adobe 產生出來的(de) PDF 文件，也(yě)因為無法依後端生產部門，客戶下(xià)遊廠商不同，進而可(kě)以自行選擇欲產生出去的(de)項目 (ex: Artwork layer, Component Refdes / Pin Number / Properties, Net name / Properties, Test Point Data) 而煩惱不已?現在透過 Allegro Design Publisher 即可(kě)將 Schematics 電路圖 (Allegro Design Authoring) 和(hé) PCBs (Allegro PCB Designer) 轉換成可(kě)讀性高(gāo)且知識產權 (IP) 受保護 的(de) PDF 文件。
Allegro 的(de) Team Design (原 Design partition) 選項提供切圖功能可(kě)將電路闆切分(fēn)成多(duō)個區塊，讓每個區塊各有專職的(de)人(rén)同時進行設計，達到同份圖多(duō)人(rén)同時設計的(de)目的(de)。 不同於以往用(yòng)貼圖隻能將佈線、零件位置等作簡單併圖的(de)動作，而是讓每個人(rén)能充分(fēn)的(de)掌握到區塊內的(de)設計。
現今高(gāo)頻、高(gāo)速、多(duō)功能性產品使用(yòng)廣泛(手機、NB、Ultrabook、數位相機、GPS…等)，由於輕薄短小的(de)要求，相對可(kě)被使用(yòng)空間也(yě)變小，因此大(dà)多(duō)採用(yòng) HDI(High Density Interconnect) 設計。本次將介紹 Allegro 對 HDI 產品設計的(de)應用(yòng)：如 MicroVia 顯示、走線操作、Via 種類的(de)選用(yòng)、Via 堆疊(拆離、合併)、uVia Same Net 規則設定。
透過環境設定，並賦予被動元件的(de)電氣特性讓我們能夠由傳統的(de) net 觀念拓展為以電氣訊號串走所形成的(de) Xnet 結構，讓我們在高(gāo)速訊號設計對電路設計規範的(de)掌控可(kě)以更加方便及精確。