By Jiefu Wu, Graser
【 PCB 設計同步分(fēn)析 】系列專題將解密六大(dà)隱藏分(fēn)析技巧，幫助 EE、Layout 人(rén)員在設計前期階段不需依靠 SI / PI 專家就能做(zuò)初步的(de)模擬分(fēn)析，快(kuài)速找出並排除常見訊號 / 電源問題，提升設計品質和(hé)效率。接下(xià)來會帶領大(dà)家一一解鎖 IR Drop、Coupling、Impedance、Crosstalk、Reflection、Return Path 分(fēn)析技巧，歡迎共同探討。
現今電子產品的(de)訊號速度越來越快(kuài)，訊號傳輸的(de)阻抗連續性與阻抗匹配對電子產品的(de)運作至關重要；而良好的(de)阻抗控制，除了(le)在硬體設計時的(de)規劃外，在 PCB 設計階段針對訊號傳輸路徑進行分(fēn)析並對走線做(zuò)最佳化(huà)修正，避免阻抗不連續，亦是必要的(de)過程。
本篇將透過設計實例與大(dà)家分(fēn)享如何使用(yòng) Allegro 的(de) Impedance 分(fēn)析功能，在 PCB 佈線過程中同步進行訊號特性阻抗分(fēn)析，幫助 PCB Layout 工程師即時修正 PCB 走線設計。
何謂特性阻抗?
PCB「訊號管線」上的(de)「美(měi)麗阻礙」
照(zhào)慣例，在開始之前我們先來說說什(shén)麼是特性阻抗。
想像一下(xià)，某天你興高(gāo)采烈地來到水(shuǐ)上樂園，兩眼直盯著滑水(shuǐ)道打算(suàn)玩個痛快(kuài)，排了(le)半天的(de)隊總算(suàn)輪到你，結果滑下(xià)去沒多(duō)久就遇到一個凹洞！你的(de)屁股會不會開花呢(ne)？
所以，如果將 PCB 上的(de)訊號線想像成自來水(shuǐ)管，水(shuǐ)在水(shuǐ)管中流動。當水(shuǐ)從比較寬的(de)水(shuǐ)管往下(xià)流動時，突然尾段水(shuǐ)管變窄了(le)，部分(fēn)的(de)水(shuǐ)流無法繼續前進，那就會往回沖了(le)。同樣的(de)情況拿到 PCB 上來說，如果訊號傳輸路徑有很大(dà)的(de)變化(huà)，在上頭的(de)訊號便無法穩定的(de)傳輸，訊號不穩定，系統運作就不正常。
因此簡單地說，Impedance 就是訊號以穩定的(de)速度沿著傳輸線傳播，並且傳輸線具有相同的(de)橫截面，當訊號沿著這條線前進時，所遭遇到的(de)阻礙都是一樣的(de)，這被視為傳輸線的(de)一種特性，也(yě)就是特性阻抗。
[ 科普小常識 : 阻抗為電路中電阻、電感、電容對交流電的(de)阻礙作用(yòng)之統稱。 ]
為什(shén)麼需要 Impedance 分(fēn)析?
訊號走線 - 專注完美(měi)、近乎苛求
一般在設計 PCB 時，Impedance discontinuity (阻抗不連續) 常於以下(xià)幾種情況發生：
1. | 訊號線寬改變。 |
|---|---|
2. | 訊號線參考的(de)地平面 (GND) 有壕溝 (Moat) (圖1)。 |
圖 1. 走線過壕溝 (Moat)
以往 PCB 設計工程師在處理(lǐ)走線部分(fēn)時，多(duō)半使用(yòng)目視檢查 DRC 或是使用(yòng)檢查工具，如 Segments Over Voids 來評估走線過孔是否需要修整。如果你足夠細心，會詳細檢查並修正設計，基本上成果應該不會有太大(dà)問題。但是老樣子，天有不測風雲，人(rén)有旦夕禍福。
PCB Layout 上的(de)走線千百條，就像那藍色蜘蛛網，剪不斷，理(lǐ)還亂。有時候眼睛一花，你就忽略了(le)本來需要修正的(de)地方；就執筆者本身的(de)經驗，就常遭遇到如上提及的(de)情況：訊號線寬改變以及走線過 Moat (壕溝)，尤其是當客戶不斷要求修改設計的(de)時候。
在某個案例裡，某位新進人(rén)員原本 Layout 走線已近完成階段。但是，就在這個時間點，客戶要求修改設計，某些訊號需要做(zuò)調整、某些元件要移動，而 PCB 重重走線如 宋‧戴石屏《憐薄命》詞：「道旁楊柳依依，千絲萬縷，擰不住一分(fēn)愁緒。」苦哇!
千修萬改總還是有了(le)疏漏。 某些訊號走線忘了(le)調整，到了(le)要出圖的(de)時候才發現。
不幸中的(de)大(dà)幸是，闆子還沒開始製造，急急忙忙地開始加班修改，人(rén)仰馬翻!
各位是否也(yě)都曾遭遇過類似上述痛苦經驗呢(ne)? 若能在修改 PCB 設計時，能有一個直觀的(de)輔助分(fēn)析工具幫助工程師即時分(fēn)析、即時檢查、即時修正，將可(kě)大(dà)大(dà)減少錯誤發生的(de)機會。套一句老哏，超前部署，避免心血結晶於最後關頭付之一炬，讓 PCB 設計工程師晚上能夠安心睡(shuì)個好覺。
如何執行 Impedance 分(fēn)析
現在 Allegro 中導入了(le) Sigrity 專業的(de)模擬分(fēn)析技術，將 IDA (In-Design Analysis, 設計同步分(fēn)析) 帶入 PCB 設計流程之中，幫助 PCB 設計工程師即時分(fēn)析 Layout 設計，並修正不理(lǐ)想的(de)部分(fēn)。重點是在執行 Impedance 分(fēn)析功能時，不需要任何複雜設定便可(kě)針對訊號走線阻抗進行快(kuài)篩分(fēn)析，大(dà)幅減低操作上的(de)難度，以提升 Layout 的(de)品質，並減少產品量產後因訊號不穩而需要召回的(de)重大(dà)損失。
PS. IDA 中的(de)另外一項 Coupling 分(fēn)析也(yě)是一樣不需要任何複雜設定，照(zhào)著檢查流程執行即可(kě)快(kuài)篩耦合幹擾問題，歡迎參閱【 上一篇 : Coupling 分(fēn)析技巧 】，了(le)解更多(duō)細節。
下(xià)方影(yǐng)片將帶你快(kuài)速瞭解 Allegro 的(de) Impedance 分(fēn)析工作流程。
( 中文配音(yīn) ; 建議開啟音(yīn)訊聆聽觀看 )
想進一步了(le)解更多(duō)操作 Tips?
歡迎點擊下(xià)方圖片，下(xià)載 完整「 PCB 設計同步分(fēn)析六大(dà)隱藏技巧 」電子書。
本電子書為 PDF 版本，全文 94 頁，將以實例逐一解鎖６大(dà)分(fēn)析技巧，幫助您在設計前期階段不需依靠 SI / PI 專家就能做(zuò)初步的(de)模擬分(fēn)析，快(kuài)速找出並排除常見信號 / 電源問題，提升設計品質和(hé)效率。
※ 下(xià)一篇文章(zhāng)預告：Crosstalk 分(fēn)析技巧
更多(duō)【 PCB 設計同步分(fēn)析隱藏技巧 】系列專題文章(zhāng)：
 |
|
|---|---|
|