面對摩爾定律的(de)終結，異質積體電路由於其優良的(de)性能及強大(dà)的(de)相容性越來越被業界重視。作為異質積體電路的(de)先驅，射頻前端模組一直是其中最重要的(de)一個組成部分(fēn)。
Xcelium™ 為 Cadence® 第三代模擬器。全新模擬器比前一代平均多(duō)出 1.5~2 倍的(de)效能提升，多(duō)核心平行模擬效能平均可(kě)將暫存器傳輸級 (RTL) 設計提升 3 倍、閘層級 (Gate-Level) 模擬提升 5 倍與平行可(kě)測性設計 (DFT)模擬提升 10 倍。
許多(duō)類比、射頻和(hé)混合信號設計都需要在不同的(de)襯底技術中集成多(duō)個 IC 以實現所需的(de)性能目標。鑒於當今晶片、封裝和(hé)電路闆的(de)複雜性，不僅矽，包括其他(tā)非矽材料都需要被用(yòng)在設計中以達到最優的(de)系統性能。異構器件的(de)集成使得(de)設計人(rén)員能夠實現用(yòng)單片 IC (SoC) 設計方法無法輕易複製的(de)設計結果。
近期發佈的(de) Cadence® Virtuoso® IC617 版本內容非常豐富，不論是 Front-End 還是 Back-End 產品都有不少更新，而在這次所發表的(de)版本中除了(le)之前介紹過的(de) Virtuoso ADE Product Suite 新型類比模擬驗證套件以外，在 Virtuoso Schematic Editor 與 Virtuoso Layout Suite 這二大(dà)產品上也(yě)加入不少亮眼的(de)新功能，就讓我們來看看有哪些新的(de)東西吧！
當我們要進行 FPGA Mixed-Signal Simulation 時，若是希望 Chip-level 與 Board-level 之間的(de)連結有比較真實 RLC 效應時，也(yě)就是加入 I/O Buffer 在兩者之間的(de)連結，那麼我們可(kě)以運用(yòng) IBIS Model，讓模擬結果更貼近於真實狀況。本篇內容將介紹如何將 IBIS Model 導入到混和(hé)模擬環境，以及如何連接 Chip-level 與 Board-level 的(de)電路。
FPGA 在業界上可(kě)應用(yòng)的(de)產業相當廣泛，例如在家庭防護、醫療電子或者是航太電子…等，皆可(kě)發現 FPGA 晶片的(de)蹤跡。然而當設計電路所使用(yòng)的(de)功能越來越多(duō)時，那麼對於模擬與 Debug 時間相對的(de)也(yě)越來越久。因此我們不妨可(kě)以嘗試使用(yòng)高(gāo)效能的(de)模擬器 - Cadence® Incisive® Enterprise Simulator，來協助使用(yòng)者縮短模擬與 Debug 時間。最後，本篇將說明(míng)如何讓 Incisive Enterprise Simulator 的(de)使用(yòng)者，即使在 Xilinx® Vivado® 的(de)工作平台，也(yě)能使用(yòng)到 Incisive Enterprise Simulator 的(de)模擬器。
當我們要做(zuò)合成時，合成器時常會使用(yòng)最佳化(huà)的(de)技巧讓設計電路達到最好的(de)效能，然而過多(duō)的(de)最佳化(huà)反而讓等效比對工具 (Equivalence Check) 不易於進行比對，因此 Cadence® 有推出一系列的(de) Analyze 指令，讓使用(yòng)者在錯綜複雜的(de)電路當中，能夠快(kuài)速比對出結果。而這次的(de)主題，我們將說明(míng) Analyze Setup 指令的(de)新功能。
Cadence 發表了(le)新一代的(de)類比設計環境，可(kě)為設計人(rén)員帶來 10 倍跨平台效能與容量提升，且新一代的(de) Cadence® Virtuoso® ADE Product Suite 能夠克服新的(de)業界標準、先進節點設計以及系統設計需求興起帶來的(de)挑戰，協助工程師充分(fēn)地探索、分(fēn)析與驗證設計，以確保在整個設計周期中都能維持設計意圖，因應汽車安全、醫療裝置與物(wù)聯網 (IoT) 應用(yòng)等需求。
Cadence® Virtuoso® Analog Design Environment(ADE) 涵蓋了(le)非常完整的(de)解決方案，不論是 Analog、RF 還是 Mixed-Signal IC 設計等需求，都可(kě)以在 ADE 的(de)環境中進行模擬與驗證，但其中又以 Mixed-Signal IC 設計最為複雜，因為您必須進行 A2D 與 D2A 訊號的(de)轉換才有辦法讓 Analog 與 Digital 電路進行溝通(tōng)並且解析下(xià)一步要電路執行的(de)動作。本篇說明(míng)將快(kuài)速介紹如何分(fēn)別使用(yòng) schematic、verilog 與 verilogA 的(de)反相器電路，進行 Mixed-Signal 電路的(de)驗證。
FPGA 混和(hé)設計與模擬流程專為FPGA設計工程師量身訂做(zuò)，以讓 FPGA 設計工程師能夠在短時間內了(le)解 FPGA 與周邊電路 Co-Work 的(de)狀況。為了(le)減少重複性的(de)動作與時間，上篇我們將探討如何將周邊電子電路的(de)零件，導入到 Incisive / Virtuoso 混和(hé)電路設計流程。
有時候隨著投片製程的(de)遷移，又或是更換 Tap-out 的(de) Foundry，都必定會面臨到電路遷移的(de)需求，不過在遷移過程很難做(zuò)到百分(fēn)百的(de)無痛轉換，勢必會因為 EDA 設計工具 Database 的(de)不同，或是遷移時缺少相應的(de)元件或參數等問題，緻使遷移電路過程遇到阻礙。為了(le)幫助各位了(le)解遷移的(de)方式，並且降低所遇到的(de)問題，因此我們撰述了(le)該篇文件來協助各位了(le)解。
SimVision 這幾年來陸陸續續不斷地加強效能與操作介面，讓 SimVision 能夠更貼近人(rén)性化(huà)與提升操作流暢度。以下(xià)為本篇將會介紹新增功能項目。
Lightweight Debug Database(LWD)：
新型 Database 主要改善記憶體資源、Elaborate 時間與載入時間。根據 Cadence 得(de)到的(de)數據且與 Snapshot 比較結果如下(xià)：
- 載入時間 : 減少 20 倍
- 記憶體資源 : 減少 7.3 倍
- Elaboration 時間 : 減少 10%
Ease of Use：
SimVision 指令增加 -nclibdirname 與 -nclibdirpath 參數，讓已更新名稱或已搬移的(de) INCA_libs 資料夾，能夠讓 SimVision 捕獲該資料夾內容。
Cadence Physical Verification System (PVS) 是由 Cadence 所提出之新一代晶片驗證解決方案，它能同時支援於 Virtuoso、Encounter 與 QuickView 的(de)設計平台，更能與寄生參數萃取方案 Quantus QRC 進行整合來萃取電路佈局上的(de)寄生參數，使得(de) Designer 得(de)以完整驗證晶片效應，同時 Cadence 也(yě)持續與業界首屈一指的(de) Foundry 合作，開發符合新一代深次微米的(de)規範以提高(gāo)設計收斂性，並縮短驗證週期以提升晶片設計的(de)效率。
Conformal EC v14.2 新增了(le)好用(yòng)的(de)分(fēn)析指令，讓LEC能夠更細膩地分(fēn)析複雜電路以及大(dà)幅減少比對時間。以下(xià)為本篇將會介紹的(de)新增功能項目：
| 1. | Second Run Optimization for Datapath Analysis |
|---|---|
| 2. | New Gated Clock Analysis Engine |
| 3. | Advanced Design Analysis of Clock Structures |
| 4. | Design Constraint Analysis |
現今，UVM (Universal Verification Methodology) 為強而有力的(de)驗證方法，可(kě)以共同實現 Constraint Random、Coverage 與 TLM (Transaction-level modeling) 的(de)驗證流程，且建置的(de) Component 可(kě)重複性使用(yòng)，以減輕工程師建立驗證架構的(de)負擔。
近年來市場上產品更新的(de)速度相當快(kuài)，也(yě)被要求須輕薄短小、功能多(duō)樣化(huà)，而為了(le)使得(de)產品設計的(de)前期就能考量 IC晶片整合於 PCB，或者從 PCB 版延伸出去的(de)效應與影(yǐng)響，因此 Cadence 在新版的(de) IC616 ISR12 中開始支援 OrCAD Pspice netlist，使得(de) Designer 得(de)以在產品設計前期就可(kě)以整合 PCB circuit design 進行分(fēn)析，大(dà)幅減少產品開發的(de)時間以及投入大(dà)量 Debug 的(de) Resource。
隨著科技與技術發展的(de)日新月(yuè)異，接下(xià)來的(de)科技浪潮將圍繞於物(wù)聯網 (Internet of Things , IoT)。根據研究機構 Gartner 指出，到 2020 年時，物(wù)聯網產品與服務供應商將創造逾 3,000 億美(měi)元的(de)邊際收益，且產品的(de)服務領域涵蓋 3C、汽車、建築、家電與民生用(yòng)品等產品，將為消費者帶來更高(gāo)品質的(de)生活。而在 IoT 的(de)實現與整合上MEMS占了(le)極重要的(de)角色，為此 Cadence 與 Coventor 共同合作在 Cadence Virtuoso 平台上，提供 Custom Mixed-signal、IP 與 MEMS 設計的(de)整合平台，協助客戶進行產品開發。
本篇將介紹 Incisive 14.1 所擁有的(de)操作功能介紹：
| 1. | 提供 Single-Step 流程，大(dà)幅簡化(huà) Multi-Snapshot Incremental Elaboration (MSIE) 的(de)操作。 |
|---|---|
| 2. | 提供 Light Weight Profiling 查看模擬參數花費的(de)資源多(duō)寡。 |
| 3. | 新增 SystemVerilog-VHDL 的(de)混合語言模擬，降低程式語言之間的(de)隔閡。 |
Cadence 在 IC 設計工具方面發展至今已經超過 15 年，尤其在 Cadence 發佈了(le)以 OpenAccess 資料庫為基礎的(de)新版的(de) Virtuoso 客製化(huà) IC 設計平台後，不斷加速優化(huà)並且提升類比、射頻及混合訊號的(de)客製化(huà) IC 設計工具，使得(de) Designer 得(de)以在 Virtuoso 整合平台當中無縫進行 IC 設計、分(fēn)析與驗證，大(dà)幅提升產品 Tape-out 的(de) Productivity 與 Efficiency。
ISO 26262 即將引發車用(yòng)電子商機。歐洲政府計畫於今年將 ISO 26262 標準納入汽車法規，促使符合該標準的(de)元件需求日益高(gāo)漲。Cadence 為了(le)讓使用(yòng)者減少認證與重新設計的(de)往返時間，推出了(le) Incisive 驗證平台與符合 ISO 26262 標準的(de)驗證套件，期盼使用(yòng)者在汽車市場搶先卡位。
在製程不斷地微小化(huà)下(xià)，使得(de)採用(yòng) Wire Load Model 預估 Timing 時， 會造成延遲、功率、晶片面積與實際 Spec 有明(míng)顯誤差的(de)問題，而使用(yòng)者隻能依據過去經驗做(zuò) over-constrain 的(de)動作，嘗試縮小誤差範圍，不過這樣的(de)方式會導緻 Quality of Result(QoR) 結果不如預期，徒增 APR 設計的(de)時間。假若能夠在 Synthesis 階段獲取APR的(de)訊息，則在進行 Synthesis 與 APR 的(de)階段時，即可(kě)以減少不必要的(de)時間，同時達到 QoR 的(de)效果，該方法稱之為 RC Physical。
IC Design 完成到出光(guāng)罩 (Mask)，需歷經 Circuit Capture、Pre-simulation、Physical Implementation、Verification，以及最後的(de) Post-simulation 分(fēn)析。而 Flow 中影(yǐng)響 Chip 的(de)成敗關鍵除了(le)設計之電路是否足夠穩定外，接著就是 Physical Implementation。為了(le)幫助 Circuit Designer 更直接將 Layout 時應考量的(de)佈局規範如 Current Mirror、Differential Pair、Symmetry Devices 等傳遞給 Layout Designer，本篇中將介紹如何在 Virtuoso Schematic Editor 上設置 Constraint，並將 Constraint 傳遞到 Virtuoso Layout Suite 的(de)環境上。
近幾年，隨著先進製程與晶片的(de)功能越來越多(duō)的(de)情況下(xià)，使低功率的(de)電路設計被受重視。目前常見的(de)低功率電路設計技術有 Clock Gating 與 Multi Threshold(MVT) Voltage，可(kě)以幫助使用(yòng)者建立低功率電路設計。若想設計進階的(de)低功率電路如：Power Shut-Off(PSO)、Multi Supply Voltage(MSV) 與 Dynamic Voltage Frequency Scaling(DVFS)，可(kě)使用(yòng) Cadence 流程來完成低功率電路設計與驗證。
Conformal EC v14.1 加強 Clock Gating 比對分(fēn)析，以解決更複雜的(de) Clock Gating 的(de)架構，並且增加 Functional Unreachability 的(de)分(fēn)析方法，來降低 False Non-equivalences 的(de)狀況。
本篇將介紹 Incisive 13.2 實用(yòng)功能介紹，其中偵錯與效能大(dà)幅提升。例如，可(kě)以減少 10 倍記憶體使用(yòng)率的(de)新 INCA 格式、減少九成 Re-Compiler 與 Re-Elaboration 時間的(de)新方法、協助 Formal 立即找出 UnKnown 位置來源的(de)新功能、…等。相關說明(míng)請參考內文說明(míng)。
對於佈局設計來說，為了(le)要減少訊號在佈線轉角處所引起的(de)耦合效應與等效阻抗的(de)問題...等等。因此佈局時要避免繞線的(de)角度出現銳角或是 90° 的(de)方式，故經常使用(yòng) T-junction 作為連接，並為了(le)優化(huà)佈局，於轉角處都需要手動加上補償用(yòng)的(de) Shape。
但為了(le)達到快(kuài)速佈局的(de)訴求，這些補償都是最後才進行的(de)動作，甚至忽略掉，在本篇中將介紹新的(de) Function 來幫您的(de)佈局自動完成夾角與佈線的(de)優化(huà)。
SimVision 整合於 Incisive Enterprise Simulator 中為數位、類比與混合電路的(de) Debug 環境，並支援相當廣泛的(de) IEEE 的(de)標準語言，讓使用(yòng)者能夠使用(yòng)自己習慣的(de) HDL 或 HVL 語言在 SimVision 中做(zuò) Debug。在操作方面，SimVision 擁有直覺性與人(rén)性化(huà)的(de) Drag & Drop 與圖形化(huà) Debug 動作。
以下(xià)整理(lǐ)常用(yòng) Debug 時會使用(yòng)到的(de)功能：
Dump、 Zoom、 Bind、 Reload、 Radix、 Fold、 Trace、 Move、 Miscellaneous
如何透過設置 DRD Targets 讓我們在進行 Interactive DRD 檢查時，先檢查需要關注的(de)物(wù)件，以保持 Layout Window 的(de)簡潔。同時我們也(yě)會介紹 DRD base Interactive Compactor 的(de)功能，Interactive Compactor 可(kě)以幫我們使用(yòng) Design Rule 來快(kuài)速排列 Layout 上的(de) Shape、Path、Bus...。
在最新發佈的(de) Virtuoso 6.1.6 中，大(dà)幅簡化(huà) Layout Editor 的(de)操作介面，操作步驟與功能表單更貼近您個人(rén)使用(yòng)習慣，Layout Functions 更加便利與流暢，本篇中將介紹 Layer Palette 與 Smart Rule 實用(yòng)功能。
當欲進行高(gāo)速記憶體 (DDR3/DDR4…) 介面模擬欲取得(de)高(gāo)精準度模擬結果，若使用(yòng)電晶體級模型進行模擬往往需花費數天時間，但若使用(yòng)傳統簡單的(de) IBIS 行為模型又會喪失精準度。Cadence 提供縮短從數天變為隻需數小時，更甚至為數分(fēn)鐘的(de)模擬時間並保有模擬精準度的(de)模型轉換器，讓工程師輕鬆進行 chip-package-board 的(de) co-simulation 流程。
Created for verification teams developing complex system-level environments, Cadence® Incisive® Enterprise Simulator simplifies and accelerates your workflow with newest feature.
Virtuoso Schematic Editor(composer) 整合 Virtuoso ADE 貼近使用(yòng)者設計與模擬驗證客製化(huà) IC 電路需求，其擁有許多(duō)輔助加速設計的(de)小工具、方便查閱電路圖內容的(de)功能、輕鬆偵查所有功能是否達規格、前瞻式寄生效應評估以及自動化(huà)產生模擬結果報告是便捷且完整的(de)直覺式圖形化(huà)工具。
於 SoC 設計中，各 I/O Port 的(de)子電路要整合時，往往因 I/O 訊號的(de)路徑、對稱性與子電路的(de)變更，使得(de)原先已擺放好的(de) Bus path 需要重新規劃，一來一往，耗費多(duō)餘的(de)時間，造成佈局時間被拉長。而透過 Cadence Virtuoso 搭配 SKILLCAD 的(de) Bus Function 將有效減少您佈局的(de)規畫時間，同時也(yě)能 Optimize 您的(de) Bus 因 Parasitic 效應所導緻訊號的(de)衰減。
Cadence 發表 APS Simulator v12.1，此提供 SPICE 等級的(de)精準度並提高(gāo)運算(suàn)速度、報表式的(de)文件輔助 Designer 更容易找到 glitch… 等問題點、透過 EMIR 分(fēn)析檢查電流密度是否過高(gāo)並確認訊號是否符合規格以確保電路設計可(kě)工作。
在畫 Bus 線時，為了(le)要降低金屬線之間的(de) Coupling 電容，佈局工程師會將奇偶相間的(de)金屬線，用(yòng)不同的(de) Metal 層來取代，SKILLCAD 提供一個快(kuài)速的(de)方法來幫佈局工程師完成這項需求，以節省 Layout 的(de)佈局時間。
『蝦米！!這個地方要 matching，早講嘛！害我又要重畫！』，『咦~？這條線你怎麼沒有做(zuò) Shielding？』不曉得(de)您是否曾聽過類似的(de)對話，當 Designer 與 layout engineer 沒有溝通(tōng)好時，頻繁地修改佈局圖，往往造成時間上的(de)浪費，也(yě)不免讓人(rén)心情煩躁，Constraint manager 可(kě)以在 Design flow 中制定佈局設計的(de)規範，以確保 Designer 與 layout engineer 對佈局時該注意的(de)事項保持一緻，並且提供一查核的(de)機制。
將介紹如何透過 Virtuoso Visualization & Analysis 方便與直覺的(de)方式，讓您不須再透過 S 參數分(fēn)析來查閱S參數的(de)模擬結果，可(kě)更直接輕鬆便利的(de)讀取史密斯圖，並快(kuài)速製作其相關報告的(de)小技巧。
當您的(de) design 經常畫 Bus 線時，應該會遇到新增 Bus 分(fēn)支的(de)經驗，SKILLCAD 提供您便捷的(de)方式，快(kuài)速的(de)產生 Bus 線分(fēn)支，詳細步驟請參閱本文，相信此方式可(kě)以有效增加您的(de)工作效率。
我們常以負載拉移量測來改善功率放大(dà)器的(de)增益壓縮點，藉以降低其因諧波而造成的(de)非線性失真，以達高(gāo)功率轉換效率及高(gāo)輸出功率與高(gāo)線性射頻功率放大(dà)器之設計實現。
此次技術文件我們將以直覺與便利的(de)方式，有別以往需在負載拉移量測中的(de)繁複設計過程和(hé)查閱結果做(zuò)分(fēn)享。
您是否曾有替數十條已畫好的(de) Bus 線換層的(de)困擾?繁複的(de)工作，卻沒有成就感，SKILLCAD 的(de) Bridge 功能可(kě)以快(kuài)速、自動的(de)完成 Bus 線的(de)換層，減少您的(de)負擔。
隨著可(kě)攜式無線設備其功能日趨強大(dà)，因而功率放大(dà)器越顯重要，其需具有良好的(de)線性與防止訊號影(yǐng)響鄰近訊息通(tōng)道。
此次將說明(míng)如何將以往需花費數小時(甚至數天)模擬分(fēn)析的(de)功率放大(dà)器級電路，將模擬分(fēn)析時間縮短至數分(fēn)鐘內。
有時辛苦畫好一組 Bus 線後，突然發現需要再多(duō)幾條 Bus 線。當你已經累到不行時，簡單快(kuài)速產生 Bus 線的(de)功能，讓您不再為此苦惱。
您是否曾為了(le)修改已畫好的(de) BUS 線感到困擾呢(ne)? 因繁複的(de)工作而花費大(dà)量的(de)時間。
SKILLCAD 的(de) busAdjust 可(kě)讓您快(kuài)速的(de)完成 Bus 線的(de)修改，以節省您寶貴的(de)時間。
欲對射頻電路執行射頻特性模擬分(fēn)析時，於 MMSIM11 的(de)Virtuoso RF 可(kě)更加便捷執行 S-parameter 與 Noise 特性模擬分(fēn)析，本技術文件將針對 Virtuoso RF 模擬做(zuò)相關的(de)介紹。
簡單介紹 ADE 新式波形圖示工具 ViVA 使用(yòng)小技巧。將模擬所得(de)大(dà)量波形資訊過濾出想查看的(de)波形；以及在 ADE 平台下(xià)使用(yòng)設定規格，以帶出含規格標記的(de)圖示，可(kě)更加快(kuài)速且方便驗證電路特性。
SKILLCAD 是半自動化(huà)的(de)佈局工具，為了(le)讓 Tool 可(kě)以達到自動化(huà)的(de)要求，使用(yòng)前須完成必要的(de)設定，此文件將以圖片的(de)方式說明(míng)如何快(kuài)速的(de)完成 SKILLCAD 的(de)設定。
如何使用(yòng)內建於 IC6 ADE L 的(de)波形圖示 (Waveform viewer) 工具 - ViVA (Virtuoso Visualization and Analysis) XL 標記小技巧，在電路模擬得(de)到的(de)波形資訊上做(zuò)標記，可(kě)更加方便驗證電路特性。
在混合訊號設計模擬時，如何使數位 real port 可(kě)輕鬆傳遞至類比 electrical ports，並快(kuài)速實現模擬驗證。
您曾否為了(le)補 Dummy Metal Density 而感到困擾呢(ne)?
SKILLCAD 提供您簡便的(de)方法，快(kuài)速幫您補好 Dummy Metal，使您可(kě)以把寶貴的(de)時間應用(yòng)在更重要的(de)地方。
還在為了(le)完成金屬導線的(de) Slot 的(de)繁瑣步驟感到手足無措嗎?
將介紹在傳統的(de) Virtuoso 環境中，透過圖形化(huà)界面，設定調整所需之佈局參數，即可(kě)高(gāo)速完成特定金屬導線之 Slot 製作。
如何使佈局後寄生效應模擬時,不再需重新製作黑(hēi)盒子來代表具有寄生效應的(de)零件或花費長時間產生網路 (Netlist) 檔,隻需使用(yòng)相同原佈局前電路圖便能輕鬆快(kuài)速執行模擬。