By John Park, Cadence
當下(xià)，許多(duō)類比、射頻和(hé)混合信號設計都需要在不同的(de)襯底技術中集成多(duō)個 IC 以實現所需的(de)性能目標。鑒於當今晶片、封裝和(hé)電路闆的(de)複雜性，不僅矽，包括其他(tā)非矽材料都需要被用(yòng)在設計中以達到最優的(de)系統性能。異構器件的(de)集成使得(de)設計人(rén)員能夠實現用(yòng)單片 IC(SoC) 設計方法無法輕易複製的(de)設計結果。然而，異構集成也(yě)為設計人(rén)員帶來了(le)全新的(de)挑戰。
今天，在「系統級」 (IC-封裝-PCB) 進行設計，會涉及到大(dà)量關於下(xià)遊封裝 / PCB 對晶片性能和(hé)可(kě)靠性影(yǐng)響的(de)經驗猜測。 傳統上，模擬 / 射頻 IC 設計人(rén)員隻需模擬 IC 而無需考慮封裝和(hé) PCB 的(de)影(yǐng)響。 然而通(tōng)常來講，封裝包含一個或多(duō)個 IC 和(hé)互連元件，有時也(yě)可(kě)能包含 IC 工作所需的(de)分(fēn)立元件；同樣地，PCB 也(yě)包含多(duō)個封裝、互連和(hé)分(fēn)立元件。 因而，將整個系統統一起來進行模擬，對捕捉高(gāo)頻性能是非常重要的(de)。由於 IC 設計和(hé)封裝設計人(rén)員使用(yòng)不同的(de)原理(lǐ)圖輸入工具，IC 設計人(rén)員不得(de)不重新捕獲封裝系統原理(lǐ)圖並放置于 IC 原理(lǐ)圖的(de)測試平臺上，才能夠對聯合系統進行模擬。
為了(le)在早期設計階段和(hé)流片之前識別並消除潛在誤差，建立一個緊密的(de)設計和(hé)模擬環境從而幫助 IC 設計人(rén)員在整個 PCB、封裝系統和(hé)寄生效應的(de)情景下(xià)實現 IC 的(de)自動模擬是十分(fēn)必要的(de) 。我們已有一個相似的(de)設計環境可(kě)以對數字 IC 的(de) I/O 與 I/O 互連進行模擬，現在，Virtuoso System Design Platform 又使在包含寄生參數的(de)完整 PCB / 封裝電路中對類比 / 射頻 IC 進行模擬成為了(le)可(kě)能，最大(dà)限度地減少了(le)設計反覆運算(suàn)次數。
圖 1：Virtuoso 系統設計平臺
此流程提供了(le)通(tōng)過單個原理(lǐ)圖編輯器，驅動 IC 和(hé)封裝 layout 的(de)能力。 通(tōng)過使用(yòng)同一原理(lǐ)圖編輯器 (Virtuoso Schematic Editor)，IC 設計人(rén)員可(kě)以在一個通(tōng)用(yòng)的(de)環境中更好地進行系統級設計，包括預佈線系統模擬 (IC 和(hé)封裝一起)，繼而驅動各自領域的(de)佈線。該流程還通(tōng)過生成 Cadence SiP Layout 中使用(yòng)的(de)晶片引腳使大(dà)部分(fēn)封裝級庫的(de)開發流程自動化(huà)。
晶片與封裝之間的(de)協同設計
高(gāo)階使用(yòng)者可(kě)以在晶片與封裝之間協同設計，以實現更好的(de)封裝級佈線和(hé) / 或引線鍵合。該流程可(kě)以讓設計人(rén)員在封裝佈局佈線之前將封裝的(de)原理(lǐ)圖放入 Virtuoso Schematic Editor 中進行設計。 進一步則可(kě)以從 Virtuoso Layout 套件中匯出晶片引腳和(hé)符號，並利用(yòng)它們進行封裝原理(lǐ)圖構建。 資料的(de)雙向流動可(kě)將原理(lǐ)圖中所做(zuò)的(de)編輯動態地傳遞到 SiP Layout，反之亦然。 設計人(rén)員還可(kě)以生成物(wù)料清單，以直觀的(de)方式視覺化(huà)設計差異，並使用(yòng)此流程查看 layout 報告。
圖 2：RS Pro Evikey
一旦封裝或 PCB 被該流程設計完畢，基於分(fēn)析的(de)該流程將會被帶入完整的(de)模擬環境中，不需要對 PCB或封裝以及電磁模擬領域有專業認知也(yě)可(kě)以輕鬆完成。 這種方法將會顯著提高(gāo)生產力。此分(fēn)析流程允許 IC 設計人(rén)員將 PCB 和(hé)封裝 layout 及其相應的(de)寄生模型 (以 S 參數或 SPICE 表示) 導入 IC 設計環境，進而對 PCB 或封裝連接進行讀取，並創建一個包含寄生模型的(de)原理(lǐ)圖。該原理(lǐ)圖可(kě)以隨時在 PCB 或封裝系統的(de)環境中進行模擬。
該設計平臺有助於在包含封裝 / PCB 互聯和(hé)外部元件的(de)條件下(xià)對 IC 進行集成和(hé)模擬。 由於 IC、封裝和(hé) PCB 通(tōng)常由不同的(de)團隊在不同地理(lǐ)位置使用(yòng)不同的(de)設計工具進行設計，並且在設計週期的(de)不同階段都各自獨立，因此該設計平臺尤為重要。該平臺將封裝和(hé) PCB 級 layout 寄生效應共同納入通(tōng)用(yòng)原理(lǐ)圖中，實現了(le)整個系統的(de)跨區域模擬。這有助於在流片前確定關鍵的(de)性能偏差。
然後，所需修改資訊可(kě)以直接被傳遞給封裝 / PCB團隊。 這裡有一個重要功能，即是可(kě)以智慧地將寄生模型融合到模擬原理(lǐ)圖中。如果模型中還包含分(fēn)立器件，那麼它們則會在創建模擬電路圖時被自動濾除掉，從而不會在模擬中被重複計算(suàn)。 自動濾除需要重新調整介面，以確保正確融合並去除所有 SMD 以避免冗餘。
擁有這樣一個強大(dà)的(de)集成平臺可(kě)以為設計人(rén)員帶來以下(xià)三大(dà)優勢：
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通(tōng)過使用(yòng)通(tōng)用(yòng)的(de)原理(lǐ)圖編輯器，設計人(rén)員現在可(kě)以為封裝的(de) layout 設計原理(lǐ)圖。Virtuoso Schematic Editor 是可(kě)以驅動 IC 和(hé)封裝設計的(de)統一的(de)原理(lǐ)圖編輯器。 |
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設計人(rén)員可(kě)以創建封裝或 PCB 帶寄生效應的(de)原理(lǐ)圖，並利用(yòng) Virtuoso Analog Design Environment 進行模擬，其中包含的(de)多(duō)重技術模擬是實現完整的(de)系統模擬的(de)重要機制。 |
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設計人(rén)員可(kě)以同時通(tōng)過協同設計晶片簡要流程來設計 IC 和(hé)封裝 layout，最大(dà)限度地減少設計反覆運算(suàn)次數並減少後期的(de)佈局規劃和(hé)設計可(kě)行性問題。 |
簡而言之，Virtuoso System Design Platform 是一個全面的(de)、基於系統的(de)解決方案，實現由單一原理(lǐ)圖驅動的(de) IC 和(hé)封裝的(de)模擬以及 LVS 檢查。
該設計平臺在 2017 年榮獲 Electronic Products 網站評選的(de)年度電子產品大(dà)獎。
譯文授權轉載出處
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