要設計出尺寸更小的(de)電子器件，可(kě)以在多(duō)層基闆或多(duō)層印刷電路闆 (PCB) 中采用(yòng)高(gāo)密度設計，增加每層的(de)使用(yòng)率，而其中過孔 (Vias) 的(de)作用(yòng)至關重要。本文将解析如何借助 Allegro Package Designer Plus 工具在高(gāo)密度複雜(zá)的(de)封裝設計中創建并使用(yòng)非圓形的(de)堆疊過孔。
如今，設計複雜(zá)性和(hé)空間限制迫使設計師采用(yòng)創新的(de)解決方案，将晶粒 (die) 置于空腔内是一種最常見也(yě)最有效的(de)技術。本文将詳述 Allegro Package Designer Plus 體育場(chǎng)型開放空腔式封裝的(de)引線接合步驟，幫助設計人(rén)員(yuán)成功創建帶空腔的(de)設計封裝。
BGA 串擾嚴重影(yǐng)響了(le)訊號完整性，從而限制了(le) BGA 封裝的(de)應用(yòng)。本文將探討 BGA 封裝並說明(míng)有那些因素會導緻 BGA 串擾問題。
如今，半導體封裝行業蓄勢待發，將在未來的(de)電子產品設計中發揮更重要的(de)作用(yòng)。為了(le)滿足市場對這些異構的(de)、基於晶粒的(de)架構的(de)需求，需要採用(yòng)新的(de)系統級設計方法，並以改善系統級的(de)功率、性能和(hé)面積 (PPA) 為目標。本文將解析何為晶粒和(hé)異構封裝，以及其如何改變系統設計與分(fēn)析的(de)生態。
Info 全稱為 「整合式扇出型封裝 (integrated fanout)」，是一種適用(yòng)於先進封裝的(de)低性能、低複雜度的(de)技術。
本文將說明(míng) Cadence 資深半導體封裝管理(lǐ)總監 John Park，在 2022 TSMC OIP 研討會上所展示的(de)面向 TSMC InFO 技術的(de)先進自動佈線功能。
封裝基闆上的(de) Core 層過孔 (Via) 和(hé) BGA 焊盤 (Pad) 區域，是封裝上影(yǐng)響最大(dà)的(de)阻抗不連續段，同時，這個區域因為有比較長的(de)過孔縱向耦合，也(yě)是最容易導緻串擾的(de)地方，本文將聚焦封裝Core層過孔的(de)阻抗連續性優化(huà)。
在當今的(de)封裝設計產業中，設計複用(yòng) (Design Reuse) 是加快(kuài)設計週期的(de)關鍵。大(dà)多(duō)數的(de)封裝設計都可(kě)能採用(yòng)打線接合 (wire bonding)，因此可(kě)以在不同的(de)設計中共用(yòng)打線接合資訊非常重要。本文將探討這些針對打線接合的(de)設計完整性檢查。
3D 整合將與異構整合逐漸融合，將不同的(de)晶片設計整合到一個單一的(de)封裝。本文將概述 3D 積體電路的(de)優勢，以及它們如何助力未來的(de)先進設備實現異構整合。
3D IC 或 2.5D 封裝方法，以及新的(de)處理(lǐ)器和(hé) ASIC，常依賴矽通(tōng)孔 (TSV) 來連接封裝上相互堆疊的(de)裸片。這些通(tōng)孔提供與 PCB 相同的(de)互連功能，然而設計方法卻完全不同，會根據它們不同的(de)製造過程來進行設計。本文將分(fēn)析矽通(tōng)孔在 3D-IC 中適合的(de)設計/放置方法、在中介層 / 晶圓級封裝的(de)使用(yòng)以及對訊號完整性的(de)影(yǐng)響。
本文為 Cadence 資深半導體封裝管理(lǐ)總監 John Park 先生在國際設備封裝會議 (IMAPS) 上演講內容，闡述了(le)3D 封裝與 3D 整合的(de)區別和(hé)挑戰。
如今 IC 封裝的(de)設計週期越來越短，設計人(rén)員必須儘早發現並糾正佈線問題。Layout 工程師希望能透過觀察附近信號引起的(de)阻抗值變化(huà)和(hé)高(gāo)耦合度，快(kuài)速準確的(de)發現 layout 錯誤。本文將傳授新增於 Allegro Package 工具中的(de)阻抗和(hé)耦合工作流程步驟，預先解決一些關鍵的(de)信號完整性問題。
電鍍條 (plating bar) 的(de)定義是「圍繞設計邊界的(de)金屬連接」。每個傳統的(de)封裝設計師都瞭解電鍍條及其作用(yòng)。為了(le)在製造過程中提供電流，每個 Net 都連接到 BGA 的(de)邊界，以便使電流到達所有需要通(tōng)電的(de)區域。本文將詳述運用(yòng) Allegro Package 工具創建電鍍條與邊緣連接器須注意的(de)地方。
3D-IC 有望在網路、圖形、AI / ML 和(hé)高(gāo)性能計算(suàn)等領域產生廣泛影(yǐng)響，特別是對於需要超高(gāo)性能、低功耗器件的(de)應用(yòng)而言。本文將介紹 3D-IC 技術，並討論其設計挑戰、生態系統要求和(hé)所需的(de)解決方案。
Cadence 於 2021 IMAPS 大(dà)會上發表關於封裝組裝設計套件 (ADK) 的(de)演講，說明(míng)何為 ADK，以及能為封裝設計帶來哪些好處? 本文節錄其精華重點並探討應當立即採用(yòng) ADK 之原因。
在當今的(de) IC 封裝設計的(de)詳細圖案中查看，即便是簡單修改的(de)問題也(yě)會變得(de)複雜。如果能瞭解應對它們的(de)選取方式，為任務選擇合適的(de)工具，就可(kě)以節省更多(duō)時間來處理(lǐ)其他(tā)任務。本文將剖析如何運用(yòng) Allegro Package 工具輕鬆移除和(hé)替換設計區域。
大(dà)多(duō)數封裝基闆的(de)設計設想是基於如果零件安裝在正面，那麼封裝基闆就會置於主 PCB 上。這意味著，BGA 的(de)焊球位於橫截面的(de)底層、裸片安裝在上面。但如果想從相反的(de)角度來設計封裝，會發生什(shén)麼呢(ne)? 本文將探討如何實現從倒裝晶片的(de)角度進行封裝設計。
銳角，無論是在澆注的(de)鋪銅中產生尖銳棱角，還是在兩塊不同的(de)金屬之間形成銳角，都是一個棘手的(de)問題。但是儘管設計人(rén)員努力嘗試避免，銳角問題依然存在。本文將詳細剖析如何在對佈線層進行最小改動的(de)情況下(xià)，使用(yòng)輔助工具來自動修復銳角問題。
作為代表未來趨勢的(de) SIP 技術目前正在業界如火如荼的(de)開展進行中，由於 SIP 整合涉及到較為複雜的(de)系統，電路與系統的(de)設計水(shuǐ)準成為評判是否具有 SIP 開發能力的(de)一個關鍵指標。本文將以實例分(fēn)享如何解決在 SIP 載闆上遇到的(de)信號幹擾問題。
BGA 元件的(de)主要作用(yòng)是將其保護的(de)裸晶 (die) 的(de)信號經由 BGA 的(de)焊球重新分(fēn)配到其所安裝的(de)主機 PCB 上。因此，許多(duō) IC 封裝設計團隊都不繪製前端電路圖。即使有電路圖，也(yě)可(kě)能在 layout 中直接交換邏輯信號，而佈線路徑的(de)附加情況便是決策的(de)關鍵。本文將探討封裝設計中常見情況。
Cadence 先進半導體封裝產品管理(lǐ)團隊總監 John Park 在線上研討會「 新一代異質整合 2.5/3D 封裝的(de)設計方法學 」中介紹新一代異質整合 2.5/3D 封裝的(de)設計方法，並帶來最新的(de) Multi-Chip(let) 封裝解決方案。
如今，各式各樣的(de) 3D 封裝呈增長趨勢，但還未引起廣泛關注。在 2019 年夏季的(de) HOT CHIPS 上，大(dà)部分(fēn)設計並未採用(yòng)單個大(dà)裸晶 (Die)，而是採用(yòng)同一封裝中的(de)多(duō)裸晶設計方法。本文將針對此議題做(zuò)進一步探討。
目前封測產業趨勢像一個「三明(míng)治」， 封測企業則處於這個三明(míng)治的(de)中央，面對來自晶圓代工廠和(hé)終端 EMS 廠雙方夾擊的(de)壓力，封測廠商該如何在 5G 時代突破重圍？
《 SiP 前世今生 》系列文章(zhāng)第三篇將著重於如何著手進行系統級封裝設計。
異質性和(hé) Chiplets 是驅動 SiP 發展的(de)兩大(dà)關鍵因素。《 SiP 前世今生 》系列文章(zhāng)第二篇將探討異質整合與 chiplets 的(de)工藝技術與發展。
《 SiP 前世今生 》系列文章(zhāng)由 Cadence 專欄作者 Paul McLellan 撰寫。該系列共三篇文章(zhāng)，首篇將解析系統及封裝 (SiP) 重要性和(hé)其最新技術進展。
在 Allegro17.4 版本中，視圖功能表中有兩個 3D 繪製工具 —— 3D Viewer 和(hé) 3D Canvas：那麼兩者有何不同？答(dá)案在於設計類型以及需要從檢視器得(de)到資訊的(de)不同。下(xià)面我們來談談兩者的(de)優勢和(hé)應用(yòng)。
要說 Air pods Pro 火在哪裡？除了(le) Air Pods 的(de)產品其優越的(de)佩戴體驗舒適外，個人(rén)覺得(de)最大(dà)的(de)亮點就是其兩項黑(hēi)科技：主動降噪 和(hé) SiP 技術。
隨著技術的(de)發展，封裝設計變得(de)越來越複雜。新材料和(hé)製造工藝的(de)出現，使得(de)封裝中可(kě)以有更多(duō)有源和(hé)無源元件。如何順利完成複雜封裝設計的(de)各個階段呢(ne)？
本文將告訴你如何善用(yòng) Allegro® SiP Layout 中的(de)大(dà)量命令和(hé)工具集更快(kuài)速地完成封裝設計，並透過各級驗證保障最終元件能在整個系統環境中完美(měi)運行。
晶片發展從一味追求功耗下(xià)降及性能提升（摩爾定律），轉向更加務實的(de)滿足市場的(de)需求（超越摩爾定律），系統級封裝 (SiP) 是實現需求轉變的(de)重要路徑。把多(duō)個半導體晶片和(hé)無源器件封裝在同一個晶片內，組成一個系統級的(de)晶片，而不再用(yòng) PCB 闆來作為承載晶片連接之間的(de)載體，可(kě)以解決因為 PCB 自身的(de)先天不足帶來系統性能遇到瓶頸的(de)問題。
今年矽谷的(de) CDNLive 大(dà)會上（CDNLive2019-SV），Samsung Foundry 的(de) Sylvie Kadivar 博士和(hé) Max Min 博士介紹了(le)高(gāo)級封裝設計和(hé)簽發參考流程的(de)詳細資訊，覆蓋了(le)各種高(gāo)速平行介面（HPI）、高(gāo)速序列介面（HSI）等訊號完整性的(de)模擬需求，以及交流、直流的(de)電源完整性模擬需求。
Cadence® SiP® V17.2 版本開始支援 Two-Sided Die，不像以往標準 Die 隻能有單面的(de)接點，有些設計如 Interposer 等，得(de)靠人(rén)工去想像或拼湊。雙面都有接點的(de) Die 零件結構，讓我們可(kě)以更便利地對應 Package 設計中更複雜、更多(duō)樣的(de)設計挑戰。
把各種製程或功能的(de)晶片封在一個 Package 的(de) Substrate 中，是一種以「封裝」達到微型化(huà)的(de)方式。然而把晶片直接 Mount 在 PCB 上也(yě)是另外一種微型化(huà)或薄型化(huà)的(de)手段。所以當 Package 的(de)設計人(rén)員也(yě)有這樣的(de)要求時，請別忘了(le) APD/ SiP 也(yě)仍保有 PCB 的(de)相關功能。把 FR4 的(de) Substrate 放大(dà)了(le)，擺上更多(duō)的(de) PCB 所用(yòng)的(de) 0805 /1206 / SO14 / PLCC 等傳統零件，就可(kě)在 APD / SiP 中實現 Chip on Board(COB)。
隨著 Chip-on-Board 或是 CoDesign 的(de)需求，若要將 Allegro 的(de) BRD 檔載入 APD / SiP 中編輯，或是由 APD / SiP 轉出成 Cadence 的(de) Allegro 的(de) BRD，就需要宣告來開啟此項功能。
在 APD / SiP 標準選單中並無此項功能，請在 ENV 設定變數 set pkg_brd_migration_allowed 後重新進入 APD / SiP，就可(kě)在 File / Import 及 File / Export下(xià) 看到 BRD 項目。
APD / SiP 現在可(kě)以利用(yòng) Change Symbol Owner 為零件以手動的(de)方式直接宣告或剔除其下(xià)階靜態物(wù)件如texts、fiducial vias、alignment lines、reference outlines、shapes。所附屬的(de)物(wù)件會跟著零件移動，也(yě)可(kě)對其下(xià)階物(wù)件來執行編輯動作如 move 或 delete 等。
Note：若您由零件庫當來源來刷新零件，先前所加的(de)下(xià)階物(wù)件都會不見，若您想保留請先拆開另外備份，零件刷新後再貼入。
Cadence 的(de) Package / PCB 工具可(kě)利用(yòng)其 Export / Import 來實現 REUSE 或一定程度的(de)模組化(huà)再利用(yòng)，藉由重覆使用(yòng)來達到加快(kuài)速度的(de)目的(de)，如 Sub-Drawing / TechFile / Placement / … 。
Wirebond 若要重複使用(yòng)，則可(kě)嘗試 Wirebond Export / Import，利用(yòng) Export 炸出的(de) .wbt 檔來記錄 Wirebond 資訊，再用(yòng) Import 將 Wirebond 掛到新檔之中，達到重複使用(yòng)的(de)目的(de)。
當我們要測量兩物(wù)件的(de)最小間距時，有時會有一個困擾是量測的(de)位置真的(de)是它們之間最近的(de)地方嗎? 不同於以往 Display / Measure 的(de)兩點測距法，現在 Display / Min Airgap 可(kě)以自動偵測所選或所框範圍內物(wù)件間最近之處，並標示其實際間距值。
長久以來 IC 封裝的(de)整合規劃常常會是一個問題。首先是 IC 設計 / PKG封裝 / PCB佈線的(de)使用(yòng)者往往是不同單位或群體甚至是不同的(de)公司，若想整合也(yě)會迫於共通(tōng)訊息的(de)限制或環境，而有力不從心的(de)無力感。
Cadence 的(de) OrbitIO System Planner 能夠在單一環境中匯入 IC / Package / PCB 的(de)資料，利用(yòng)新的(de) Die Abstract 檔案仍可(kě)保有 Silicon Level 的(de)隱密性，隻傳遞出與 Co-Design 整體規畫有關的(de) IO 和(hé) BUMP 資料來與 Package 互通(tōng)訊息，必要時也(yě)可(kě)把 PCB 資料載入讓我們能以更巨觀、更全面的(de)跨界環境實現 IC 封裝的(de)整合規劃。
先前已介紹過若是用(yòng)網格銅來製作透氣孔，可(kě)能其網格會有非矩形甚或小三角等形狀的(de) Void 而造成困擾。所以我們會建議以 Degassing 來挖出這些完整的(de) Void 透氣壓合孔，不僅其挖孔不會有各種變形，還有另外的(de)好處是製作出的(de)底片檔或 GDSII 檔的(de)檔案大(dà)小也(yě)會小很多(duō)。
本技術文件將說明(míng)內層的(de) Degassing 透氣孔如何製作。
新的(de) Compose Die from Geometry 除了(le)原本可(kě)從 GDSII 或 DXF 圖形轉入建立零件之外，現在圖層在設定對應後也(yě)會反白，也(yě)加強了(le)對 Shape 圖形的(de)辨識。最重要的(de)是可(kě)以支援 PIN 和(hé) Net 訊號名的(de)辨識，讓我們在做(zuò) WLP 或 CSP 設計時更便利。
若先前已經鋪有網格銅，其網格會隨著不同訊號的(de)各障礙物(wù)避開而有非矩形甚或小三角等形狀的(de) Void 而造成困擾。我們會建議以 Degassing 來挖出這些完整的(de) Void。
但若這些非矩形 Void 已經形成，我們可(kě)以用(yòng) Cross-Hatch void fill 自動填滿非矩形網格。
APD / SiP v16.6 QIR#5 (S022) 後，在其 unsupport 下(xià)也(yě)可(kě)使用(yòng) Scribble 甩線模式來佈線，本技術文件將說明(míng)如何開啟與使用(yòng)。
在 Package 設計中，由於新的(de)技術不斷的(de)被提出 / 試驗和(hé)實現，而且使用(yòng)的(de)人(rén)和(hé)目的(de)也(yě)可(kě)能有些許的(de)差異。有些功能和(hé)設定並不會放在程式標準選單上。
所以除了(le)像 PCB 使用(yòng)者要注意有哪些特殊 PROPERTY 屬性之外， PACKAGE 使用(yòng)者更是有一些 Command 指令或是 ENV 甚或是系統環境設定之後才能開啟的(de)功能和(hé)指令。(另外在 preference 中還有一些 Early_adaptor 可(kě)選)。
如何開啟這潘朵拉的(de)寶盒? 我們就先以蠻常用(yòng)的(de)『擴展可(kě)佈線層』當例子。
Config Substrate Layers 擴展可(kě)佈線層
當我們在 Package 中有 RDL 設計，或是有某些需求得(de)在原本的(de) Top_Cond / Bot_Cond 之外也(yě)要佈線。如何將紅色的(de)『可(kě)佈線層』範圍重新定義或調整，讓我們可(kě)以在疊 Die 之上的(de) RDL 也(yě)可(kě)佈線，以符合 3D 和(hé)模型的(de)實際結構。
現在 APD / SiP 可(kě)以選購專用(yòng)的(de) FlipChip 封裝自動佈線程式 -「Advanced Package Router(APR)」，若您的(de)設計是單一 DIE 的(de) FlipChip 設計，那APR可(kě)在很短的(de)時間內幫您把相關佈線快(kuài)速完成。
APR 特點：
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可(kě)走 DiffPair |
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可(kě)依 Region 規則 |
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可(kě)動態移 Via |
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可(kě)打複雜 Via Via |
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自動 Fanin Fanout |
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高(gāo)佈線完成率 |
Cadence SPB v16.6 在 2014 年 2 月(yuè)初發佈了(le) QIR5 (S022) 的(de)更新，除了(le)原功能修正之外，QIR 的(de)版本還會有新功能的(de)加入。
APD / SiP V16.6 QIR5(S022) 新增如下(xià)：
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Etch Edit 模式下(xià)也(yě)可(kě)編輯 Wirebond |
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轉出 Symbol Spreadsheet 功能增加 |
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保留原 Spreadsheets 內的(de)公式設定 |
映陽科技的(de) GraserWARE 2.4 系列現在包含了(le)全新的(de) PackagePack，這是一個專為封裝設計而整理(lǐ)的(de) Skill 程式集。比較通(tōng)用(yòng)的(de)有 Void Distance Check 可(kě)以幫我們檢查 Void 的(de)間距。另外，在過去 Wirebond 得(de)另外手繪鍍金層，現在也(yě)可(kě)以自動幫您描出。
原先編輯線寬的(de) cline change width 指令 在 V16.6 的(de) QIR4 之後，可(kě)以讓我們以多(duō)邊形的(de)方式來選取編輯範圍，以更改區間內的(de)線寬或刪除。
隨著 APD / SiP 使用(yòng)的(de)精細度越來越高(gāo)，但受限於原本 Cadence 的(de) Gerber 輸出隻支援到公制 MM 的(de)小數後 5 位，為避免圖形計算(suàn)底片輸出時有 Roundoff 的(de)問題發生而導緻的(de)底片問題。
V16.6 的(de) QIR3(S013) 版(含)以後可(kě)設定將底片輸出之計算(suàn)位數到小數後 6 位，以支援 UM 後 3 位的(de)設計環境並減少底片輸出的(de)問題。
V16.6 版的(de) Compose from Geometry 可(kě)以自動辨識 GDSII 或 DXF 圖形資料，以建立出 Die 的(de)外型尺寸及各個 PAD 的(de)相對位置。
甚至就像光(guāng)學辨識 OCR 般自動定義出各 PAD 的(de)腳號順序，快(kuài)速建立出所需的(de) Die 零件。