隨著電晶體製程比例的(de)縮減越來越接近物(wù)理(lǐ)極限，越來越多(duō)的(de)公司把發展戰略從矽轉向有高(gāo)級封裝工藝的(de)多(duō)晶片設計，以保持自身在電子行業的(de)創新和(hé)快(kuài)速發展能力。高(gāo)級封裝，在技術、材料及工藝上展現了(le)巨大(dà)的(de)進步；與傳統系統級晶片相比，高(gāo)級封裝能夠順利高(gāo)效地生產出高(gāo)性能、高(gāo)良率的(de)複雜系統，且具有很大(dà)的(de)成本優勢。
圖 1：訊號完整性 / 電源完整性設計挑戰一覽；
來源：Samsung Foundry
雖然複雜、高(gāo)性能的(de)高(gāo)級封裝具有很高(gāo)的(de)優越性，但由於積體電路傳送速率快(kuài)、電源電壓低、電路處理(lǐ)性能要求高(gāo)等問題，工程師們也(yě)同樣面臨著訊號完整性（SI）與電源完整性（PI）的(de)難題。比如在高(gāo)頻寬記憶體中（HBM）、 高(gāo)速平行介面（HPI）與高(gāo)速序列介面（HSI）的(de)訊號完整性解決方案不盡相同。此時經認證的(de)參考流程則顯得(de)格外重要，尤其當工程師需要將交流和(hé)直流電源完整性需求都考慮在內時，如果該設計沒有遵循經認證的(de)參考流程，那麼貿然簽發這一高(gāo)級封裝設計則是鋌而走險的(de)。
圖 2： Cadence 封裝設計及簽發流程；
來源：Samsung Foundry
去年，Cadence 與 Samsung Foundry 合作，為其客戶發佈了(le)業內首個高(gāo)級封裝參考流程。在今年矽谷的(de) CDNLive 大(dà)會上（CDNLive2019-SV），Samsung Foundry 的(de) Sylvie Kadivar 博士和(hé) Max Min 博士介紹了(le)高(gāo)級封裝設計和(hé)簽發參考流程的(de)詳細資訊，覆蓋了(le)各種高(gāo)速平行介面（HPI）、高(gāo)速序列介面（HSI）等訊號完整性的(de)模擬需求，以及交流、直流的(de)電源完整性模擬需求。
完整的(de) Cadence 高(gāo)級封裝流程獲得(de) Samsung 認證並與其獨家黃金流程相關聯，該高(gāo)級封裝流程運用(yòng) Cadence 的(de) Allegro® 技術、Sigrity™ 技術、Voltus™ 技術和(hé) Spectre™ 技術， 透過基於 FO-PLP 和(hé) 2.5D 矽仲介層封裝的(de)測試用(yòng)例，獲得(de)了(le)記憶體介面、高(gāo)速介面，CPU / GPU 的(de)核心電源分(fēn)配網路的(de)驗證審核。
相關論文亦由 Samsung Foundry 的(de) Sungwook Moon 博士與今年年初在 DesignCon 展會（DesignCon2019）上發表。
藉助高(gāo)級封裝參考流程，Cadence 和(hé) Samsung 的(de)共同客戶現在擁有了(le)一個經驗證的(de)步驟化(huà)的(de)方法來證明(míng)並有信心的(de)簽發他(tā)們的(de)高(gāo)級封裝設計，使設計的(de)首次成功成為可(kě)能。
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