很多(duō)年前大(dà)家就認為 3D 封裝的(de)時代很快(kuài)就會到來。
但是，3D 封裝就像砷化(huà)鎵 (Gallium Arsenide) 一樣，總是「即將」要衝進主流，卻從未進入主流。全球半導體聯盟 (GSA) 已經對此失去了(le)耐心。事實上，3D 封裝是一種需要面面俱到的(de)技術轉變，如同在製造業發生的(de)從 8 寸到 12 寸晶圓的(de)轉變。所有涉及的(de)個體都必須前進，否則無法真正實現 3D 封裝。就封裝而言，不僅需要有可(kě)用(yòng)的(de)技術，而且還需要設計工具、製造商來做(zuò)好批量生產準備且能夠保持較低的(de)成本。
走向主流
相較於仍將所有專案全部集成到單個系統級晶片 (SoC) 上的(de)傳統方式而言，3D 方法有以下(xià)幾個潛在優勢：
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在人(rén)們認為摩爾定律正在消退的(de)情況下(xià)，透過「超越摩爾」一詞廣為人(rén)知 |
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無需在最先進的(de)節點上構建出整個晶片，隻需要構建可(kě)以利用(yòng)的(de)部分(fēn) |
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可(kě)將與基本邏輯制程 (如 DRAM 或 RF) 不相容的(de)制程混合到設計裸晶中 |
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在鰭式場效電晶體 (FinFET) 時代，模擬和(hé) RF 都很困難甚至不可(kě)能，並且在等比例縮小的(de)工藝制程中得(de)不到任何面積縮小好處，因此對於具有大(dà)型模擬器件的(de)設計而言，系統級晶片方法並不適用(yòng) |
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由一整塊巨大(dà)晶片構建而成的(de)指定矽面積，其良率會比利用(yòng) 3D 封裝拼接在一起的(de)多(duō)塊獨立裸晶所形成的(de)相同矽面積的(de)良率低很多(duō) |
但其缺點基本上也(yě)具有如子彈般的(de)殺傷力：
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過於昂貴 |
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目前面臨的(de)挑戰是一種類似於先有雞還是先有蛋的(de)問題：因為隻有當 3D 封裝比單片整合或其他(tā)可(kě)選方法 (如層疊封裝 (package-on-package，PoP)) 更便宜時，才會用(yòng)於大(dà)批量生產。但是，隻有在大(dà)批量生產時，3D 封裝才會變得(de)便宜。當然，半導體晶圓製造也(yě)面臨這個問題。目前，一塊 5nm 晶圓預計價值數百萬美(měi)元，如果所有的(de) 5nm 晶圓都要花費數百萬美(měi)元，那麼沒人(rén)會購買。但所有人(rén)都知道，一旦解決了(le)初期困難，並且每個月(yuè)能夠生產出數以萬計的(de)晶圓，那麼成本自然就會下(xià)降。事實上，整個半導體行業都依賴於這條軌跡的(de)真實性。
在去年夏天的(de) HOTCHIPS 大(dà)會上，很多(duō)被冠以熱門的(de)「晶片」實際上都是 3D 封裝系統。這樣看來 2019 年最終還是成為了(le)新摩爾定律成真之年。
邁向主流之路的(de)關鍵是一款很吸引人(rén)的(de)被稱之為扇出型晶圓級封裝 (fanout wafer-level packaging，FOWLP) 的(de)技術，以及行動產業對該技術的(de)使用(yòng)。行動產業是唯一一個擁有足夠交易量，因此能夠完全改變整個製造生態系統的(de)行業。一旦行動產業提供了(le)交易量，經濟狀況就會發生變化(huà)，而這種技術也(yě)就可(kě)以用(yòng)於低交易量市場。此外，其他(tā)技術也(yě)開始得(de)到應用(yòng)。基於仲介層的(de)各種方法也(yě)成為了(le)主流方法。在一個資料包中放一片以上的(de)裸晶，似乎也(yě)不再是冒險或愚蠢行為。
Chiplets
以下(xià)是 HOTCHIPS 大(dà)會上 AMD 演示的(de)一個章(zhāng)節，它呼應了(le)上文提到的(de)很多(duō)要點：
用(yòng)於組裝這些系統的(de)裸晶通(tōng)常被稱之為 chiplets，因為它們比晶片小，並且也(yě)並非是針對獨立使用(yòng)而設計的(de)。HOTCHIPS 大(dà)會上展示的(de)所有設計中都包含有專門針對該設計製造的(de) chiplets。所採用(yòng)的(de)製造方法不是製造一整塊大(dà)型的(de)單片系統級晶片，而是設計三到四塊 chiplets，然後利用(yòng)先進的(de)封裝技術將這些 chiplets 組合在一起。
那麼，半導體生態系統是否會轉向以 chiplets 為基礎？ 在代替由單片系統級晶片或 PCB 上的(de)獨立系統級晶片所組成的(de)系統時，能否利用(yòng)從不同的(de)半導體製造商處購買到的(de)chiplets組裝系統呢(ne)？事實上，Cadence 公司就生產出了(le)這樣一款作為裸晶對裸晶 (D2D) 互連的(de)測試 chiplet。關於這方面的(de)資訊，可(kě)以參閱文章(zhāng)《 產業觀察｜裸晶對裸晶互連：UltraLink D2D PHY IP 》。
很明(míng)顯，要做(zuò)到這一點還需要解決一些技術問題和(hé)標準問題，但最大(dà)的(de)問題可(kě)能是商業模式問題。對於超大(dà)批量的(de)設計，沒有人(rén)有足夠的(de)庫存來接下(xià)突然而來的(de)一億個零件的(de)大(dà)訂單。但對於較小的(de)交易量，需要有人(rén)因為持有庫存並因此獲得(de)相應的(de)補償。這可(kě)能是半導體公司、智慧財產權公司、 傳統器件經銷商、甚至是專門為服務這類市場而成立的(de)新公司。 時間會告訴我們答(dá)案。
線上研討會
針對上文所述問題，Cadence 公司高(gāo)級半導體封裝產品管理(lǐ)團隊總監 John Park 線上上研討會「下(xià)一代異質整合 2.5/3D 積體電路設計的(de)設計方法學」中給予了(le)進一步的(de)闡明(míng)與介紹，並帶來了(le)最新的(de)高(gāo)級 Multi-Chip(let) 封裝解決方案，包括確定最適合您設計類型的(de) layout 工具流程、高(gāo)級 Multi-Chip(let) 積體電路封裝的(de)頂級設計聚合與管理(lǐ)測試和(hé)驗證，以及跨領域的(de)電熱建模。
| 視頻 節點 | 研討會內容 |
|---|---|
00 : 10 |
先進 IC 封裝趨勢Top Trends for Advanced IC Packaging |
02 : 09 |
開啟超越摩爾時代The Beginning of the “More Than Moore” Era |
03 : 21 |
摩爾定律走向終結了(le)嗎?The End of Moore’s Law…Really? |
05 : 40 |
超越摩爾時代的(de)挑戰Transitioning to More Than Moore…The Disaggregated SoC |
07 : 07 |
如何讓 chiplets 成為業界設計主流Final Hurdles for Chiplets to Move into Mainstream Design |
08 : 57 |
Multi-Chip(let) 封裝技術演進Evolution of Advanced Multi-Chip(let) Packaging Technologies |
10 : 56 |
下(xià)一代異質整合 2.5/3D IC 設計工具 / 流程挑戰Design Tool/Flow Challenges for Next-Gen Heterogeneously Integrated 2.5-IC and 3D-IC Designs |
12 : 51 |
Multi-Chip(let) 先進封裝設計解決方案Solutions for Multi-Chip(let) Advanced Package Design |
13 : 46 |
Virtuoso 智慧系統設計平台Virtuoso Intelligent System Design Platform |
14 : 26 |
Virtuoso Multi-Chip(let) 智慧系統設計平台Virtuoso Platform for Multi-Chip(let) Intelligent System Design |
17 : 16 |
針對 Multi-Chip(let) 設計的(de) Allegro Package Designer Plus 技術方案Allegro Package Designer Plus for Multi-Chip(let) Design |
18 : 39 |
Allegro Package Designer + Silicon Layout Option |
19 : 40 |
Cadence 電熱建模技術Cadence Technologies for Electrical / Thermal Modeling |
20 : 48 |
Multi-Chip(let) 設計流程Multi-Chip(let) Design Flow |
23 : 18 |
Cadence Multi-Chip(let) 封裝跨平台解決方案Cadence Cross-Platform Solutions for Multi-Chip(let) Packaging |
24 : 07 |
精選問答(dá) |
內文搶先看：
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講師介紹
John Park，Cadence 高(gāo)級半導體封裝管理(lǐ)總監，35 年從業經驗，Cadence RF SiP 產品線初始架構師，專注於跨晶片 - 封裝 - 電路闆多(duō)領域、系統級別設計和(hé)優化(huà)解決方案。
譯文授權轉載出處
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