By Tyler Lockman, Cadence
BGA 元件的(de)主要作用(yòng)是將其保護的(de)裸晶 (die) 的(de)信號經由 BGA 的(de)焊球重新分(fēn)配到其所安裝的(de)主機 PCB 上。因此，許多(duō) IC 封裝設計團隊都不繪製前端電路圖。即使有電路圖，我們也(yě)可(kě)能在 layout 中直接交換邏輯信號，而佈線路徑的(de)附加情況便是決策的(de)關鍵。
與許多(duō) ECAD layout 工具不同，Allegro® Package Designer Plus 工具提供了(le)完整的(de)邏輯編輯功能。我們可(kě)以創建並刪除 nets、指定給單個引腳，或者從一個元件介面傳輸至另一個元件介面。這種靈活性是封裝的(de)核心本質，用(yòng)來重新分(fēn)配並保護較小的(de)裸晶基闆 (die)。
本文將討論一些常見情況：無論我們在中介層載闆 (interposer) 上做(zuò)覆晶封裝 (flip-chip)、在 BGA 上堆疊一組記憶體晶片，還是在系統封裝中的(de)完整裝置陣列，這些情況均適用(yòng)。
從 Die 到 BGA 或從 BGA 到 Die 的(de)對應關係
Logic - Auto Assign Net 功能已包含在 Allegro Packaging 工具多(duō)年。大(dà)家可(kě)能對此也(yě)十分(fēn)了(le)解，但要完整探討封裝連接性就不能不提到它。
如果我們準備啟動一個新的(de)封裝設計，seed netlist (種子網表) 通(tōng)常源於要封裝的(de) die。一旦將它們載入 layout 之後，就會生成一個合適大(dà)小及引腳數的(de) BGA。然後，我們需要將信號由 die 傳遞到 ball (焊球)。 除非已經預先定義好 BGA 的(de)網表，否則使用(yòng) Auto Assign (自動分(fēn)配) 功能是最好的(de)方式。
有兩種演算(suàn)法來執行分(fēn)配。Nearest match (最近點匹配) 會嘗試將所有連接點的(de)鼠線總長度最小化(huà)，同時最大(dà)限度減少鼠線交叉。 而依據約束設定分(fēn)配則將著眼於傳輸延遲、差動對成員關係以及類似因素的(de)詳細要求，並儘量滿足此類條件。
當我們選擇了(le)適當的(de)演算(suàn)法並確定了(le)一些基本要求 (像是對來源中未分(fēn)配的(de)引腳創建 nets，以及是否將任何現有的(de) BGA 焊球分(fēn)配視為不可(kě)變) 時，選擇「至/自」元件 (或引腳組) 並按下(xià)「assign (分(fēn)配)」按鈕，將為封裝的(de)網路匹配獲得(de)一個合理(lǐ)的(de)配置。
但在這樣做(zuò)之前，我們必須導入所有晶片元件，以便工具根據情況資訊做(zuò)出明(míng)智的(de)決定。如果我們有一組堆疊的(de)晶片，在封裝內部具有共用(yòng)信號，那麼一定不希望 BGA 球被分(fēn)配用(yòng)於共用(yòng)信號！
基於佈線設計規則檢查 (DRC) 的(de)連接性
如果我們不選用(yòng)自動分(fēn)配功能，則需要先開始佈線並觀察走勢。 當看見滿意的(de)結果時，便可(kě)以指定分(fēn)配給 BGA。
首先，利用(yòng)互動式佈線工具內建的(de)分(fēn)配功能。 如下(xià)圖所示，如果要將未使用(yòng)的(de)引腳分(fēn)配給 BGA，需打開自動分(fēn)配未使用(yòng)的(de)引腳選項。 到達目標點並點擊時，BGA 焊球將被分(fēn)配到晶片引腳的(de) net 上來完成連接。
這是一個非常實用(yòng)且省事的(de)做(zuò)法。但當使用(yòng)這樣的(de)方式做(zuò)分(fēn)配，就意味著我們已經鎖定了(le)該 BGA 焊球，之後佈線器中的(de)自動分(fēn)配選項便無法再改變它。 如果需要重新對應引腳，則需要手動取消分(fēn)配 (或使用(yòng) swap 交換功能)。
為了(le)使選擇完全開放，我們可(kě)以不選擇自動分(fēn)配未使用(yòng)的(de)引腳功能。 如此一來便不會指定 BGA 焊球，並且在佈線末端和(hé)引腳之間會顯示 DRC 衝突。 不過不需要在意這個標記，它可(kě)以驅動另一個邏輯選單指令 —— Derive Assignment，待準備要指定分(fēn)配時便可(kě)使用(yòng)。
如上所示，Stretch traces (擴大(dà)走線) 功能選項是重點。 打開此功能後，如果先前的(de)佈線在焊球的(de) pad 上，但沒有精確的(de)連接好時，Derive Assignment (獲得(de)指定) 功能便會自動調整連接。這樣可(kě)以確保接點的(de)圓角鋪銅乾淨漂亮。
Derive Assignment 功能的(de)第二個目的(de)是，它可(kě)以使用(yòng) DRC 解析並指定給其他(tā)物(wù)件 (vias、shapes、bond fingers)，而不僅僅是引腳。使用(yòng)此功能，系統可(kě)以評估佈線和(hé)鋪銅，並根據它們綁定的(de)物(wù)件將電壓 nets 分(fēn)配到平面鋪銅區域。
在設備之間推送所選連接
最後，當對一個元件 (通(tōng)常是晶片) 進行 ECO 工程變更並需要將其導入 BGA 時，會發生什(shén)麼呢(ne)？ 17.4 QIR1 版本 (hotfix 007) 引進了(le)新的(de)邏輯管理(lǐ)功能：Push Connectivity (推送連接)。啟用(yòng)此功能前，請在使用(yòng)者設定選項中啟用(yòng) icp_push_connectivity 功能，然後重新啟動軟體：
之後，我們將在 Logic (邏輯) 功能表中找到新指令功能，以及其他(tā)指令功能 (在 Derive Assignment 下(xià)方)。此功能專門設計來將更新後的(de) nets 導入與所選擇的(de)元件引腳共享實體連接的(de)專案。
它與 Derive Assignment 功能不同，後者僅基於 DRC 來解決與 dummy net (虛擬網路) 物(wù)件的(de)連接。 而該推送功能並不基於 DRC 違規檢查，僅經由 layout 本身的(de)實體佈線路徑推送。因此，介面的(de)選項非常簡單——隻有一個選項！如下(xià)所示：
在選擇要從中推入連接的(de)一組引腳之後，當進階選項打開時，我們將看到一個列出所有 nets 及其引腳的(de)表格，可(kě)以從中進行篩選。 無論是僅推送信號網路，或僅推送這些網路上特定引腳的(de)網路，我們都可(kě)以在此自訂選擇 (小提醒：我們將在 auto-assign net 功能中看到相同的(de)介面)。 這與一般搜尋介面並不衝突，兩種都可(kě)以自由使用(yòng)。 對於一次性操作，進階選擇篩選器可(kě)以更快(kuài)地集中顯示所選資料的(de)樹狀圖。 但是，如果已經保存了(le)查詢結果用(yòng)於其他(tā)用(yòng)途，則可(kě)取用(yòng)其中一種。簡而言之，最有效的(de)方法就是最好的(de)方法。
當有了(le)要傳輸的(de)項目之後 ，就可(kě)以開始進行作業。 資料庫將找到這類 nets 的(de)連線關係，並更新其遇到的(de)任何引腳、過孔和(hé)形狀的(de)分(fēn)配。 與上方的(de) derive assignment 功能不同，push connectivity 功能會對目前已有不同 nets 的(de)元素做(zuò)重新分(fēn)配，而不僅僅是 dummy nets 物(wù)件。
分(fēn)配更改完成後，會顯示一份報告，列示所有已更改的(de)內容，以便我們進行確認：
總結
短短一文無法涵蓋所有內容，本文尚未具體談到協同設計晶片元件以及流程。 對於任何協同設計的(de)晶片元件 (從而瞭解晶片中的(de)第一層單元結構，以便能夠針對晶片內部 I/O 宏觀佈局的(de)影(yǐng)響來驗證建議的(de)封裝分(fēn)配更改)，Allegro Package Designer Plus 將防止我們對 IC layout 進行無效編輯。這將在優化(huà)凸點模式時，説明(míng)使用(yòng)者最大(dà)限度地減少與晶片設計團隊的(de)來回溝通(tōng)。
在「 File-Import 」和(hé) 「 Logic 」功能表中查看許多(duō)其他(tā)命令功能，以及「 Symbol Edit (符號編輯)」應用(yòng)模式，即可(kě)找到滿足您特定需求的(de)最佳解決方案。
歡迎點擊下(xià)方圖片，瞭解更多(duō) Allegro Package Designer Plus 指令功能！
作者簡介
Tyler Lockman
Cadence Software Architect
於加拿大(dà)卡爾頓大(dà)學獲電腦科學學士學位後，在 Cadence Allegro 產品部門工作超過 20 年，專注於 IC 封裝與中介層基闆設計。 同時，參與全 Allegro 平臺、Virtuoso、PVS、OrbitIO 及 Innovus 產品的(de)核心工作。
譯文授權轉載出處 (映陽科技協同校閱)
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