《SiP 前世今生》系列文章(zhāng)由 Cadence 專欄作者 Paul McLellan 撰寫。該系列共三篇文章(zhāng)，第一篇《為何系統級封裝是大(dà)勢所趨？》與第二篇《系統級封裝因何驅動？》聚焦於 SiP 的(de)驅動因素與技術發展，本篇文章(zhāng)的(de)重點是如何著手進行系統級封裝設計，將討論的(de)部分(fēn)內容甚至適用(yòng)於更簡單的(de)設計，即單個晶片的(de)單一封裝，尤其是採用(yòng)複雜的(de)封裝技術時。
首先，如上圖所示，封裝設計有許多(duō)處理(lǐ)方法：
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採用(yòng)以機構引線框設計封裝本身 |
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採用(yòng)可(kě)佈線的(de)有機和(hé)陶瓷基闆設計封裝，這是一種 PCB 形式的(de)設計流程 |
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設計 2.5D 矽中介層、嵌入式橋和(hé)扇出型晶圓級封裝（FOWLP）的(de)混合設計流程 |
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採用(yòng)積體電路類設計流程設計具有矽穿孔（通(tōng)常）的(de) 3D 積體電路 |
下(xià)一代封裝的(de)異質性可(kě)能更高(gāo)，例如，將 3D 堆疊放在 2.5D 矽中介層上，如上圖所示，而 2.5D 矽中介層又放在具有更多(duō)器件的(de)有機中介層上。
這種類型的(de)設計會面臨許多(duō)挑戰：
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頂級設計聚合和(hé)管理(lǐ) |
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- 預佈局規劃 | |
- 頂層（晶片到晶片到封裝到 PCB）網表定義 | |
- 系統級 I/O 優化(huà) | |
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理(lǐ)解晶片（chiplet）提取 / 表示的(de)正確層級 |
- 簡單（範圍和(hé)引腳位置） | |
- 複雜（全晶片（chiplet）） | |
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先進的(de)多(duō)晶片（chiplet）積體電路封裝需要專門的(de)驗證 |
- 由頂層管理(lǐ)工具驅動的(de)佈局與電路圖（LVS）連接驗證 | |
- 高(gāo)級晶片間對準檢查 | |
- 矽基底設計和(hé)驗證方法 | |
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跨域電 / 熱建模 |
- 模擬域間的(de)耦合效應？ | |
- 為積體電路、封裝和(hé) PCB 連接不同的(de)提取工具 |
實現和(hé)簽核
Cadence OrbitIO™ 軟體是為規劃、優化(huà)和(hé)管理(lǐ)設計專門打造的(de)工具，用(yòng)以處理(lǐ)頂級電路圖、網表以及所有晶片堆疊。
再透過 Cadence 的(de)實現工具組合來具體實現：Innovus™、Virtuoso® 以及 Allegro®。此外，還有一套提取、驗證和(hé)簽核工具：Voltus™、Sigrity™、Clarity™、Celsius™ 等軟體。
哪種實現和(hé)驗證平臺最合適取決於設計風格，即在很大(dà)程度上取決於是否類似 PCB 設計（在這種情況下(xià)，Allegro 和(hé) Sigrity 等工具是最佳選擇），或者是否類似積體電路設計（在這種情況下(xià)，Innovus 和(hé)Voltus 等工具是最佳選擇）。上表深入說明(míng)了(le)所涉及權衡的(de)更多(duō)細節。
所有的(de)多(duō)晶片工具都可(kě)以處理(lǐ)多(duō)個 PDK，因為晶片通(tōng)常採用(yòng)不同的(de)技術，但需要一起分(fēn)析。例如，也(yě)可(kě)以透過 SiP 的(de) context 打開 Virtuoso 的(de) IC 設計來檢查（或更改）晶片。資料庫是共用(yòng)的(de)，因此不必一直從一個工具中寫出檔，然後再將它們讀回到另一個工具中。雖然每個工具都有獨特的(de)功能，但它們都有跨平臺的(de)功能。
透過本文無法介紹完所有工具的(de)功能，尤其是在工具涵蓋範圍極其廣泛的(de)情況下(xià)，即包括機構建模、PCB 設計、積體電路設計、晶片級信號完整性、闆級和(hé)封裝級信號完整性、熱電建模、射頻、矽光(guāng)子學......事實上，幾乎涵蓋了(le) Cadence 的(de)所有 EDA 技術。
分(fēn)解式系統級晶片
系統級封裝（SiP）正在成為新的(de)系統級晶片（SoC）。這是因為它們都是集成方法，但更重要的(de)是，系統級封裝最具成本效益，且最高(gāo)效。根據定義，在系統級晶片中，一切都必須採用(yòng)同一制程。自晶片尺寸足以容納微處理(lǐ)器和(hé)所有支援邏輯以來，這一直都是主要的(de)集成方法。但現在，並非每個邏輯功能都需要採用(yòng)同一制程。還有一些標準化(huà) chiplet 介面的(de)舉措，藉此，使用(yòng)系統級封裝方法來構建分(fēn)解式系統級晶片將變得(de)更加簡單。
Cadence 與合作夥伴在3D積體電路方面的(de)合作已有十多(duō)年，已經完成了(le) 10 多(duō)項測試設計，包括多(duō)項生產流片和(hé)系統級封裝設計；更多(duō)項目仍在進行中，歡迎大(dà)家持續關注。
譯文授權轉載出處
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