《 SiP 前世今生 》系列文章(zhāng)由 Cadence 專欄作者 Paul McLellan 撰寫。該系列共三篇文章(zhāng)，前兩篇聚焦於 SiP 的(de)驅動因素與技術發展，最後一篇內容重在闡明(míng)SiP的(de)設計挑戰與解決方案。
超越摩爾 ( Moore and More )
50 多(duō)年來，半導體業一直受益於摩爾定律。但是如今，半導體等比例縮小的(de)時代已經結束。摩爾定律主要是作為一條經濟法而存在——即積體電路上可(kě)容納的(de)電晶體數量，約每隔幾年便會增加一倍。當然，是技術的(de)發展使之成為現實；直到幾年前，這一定律依然適用(yòng)。高(gāo)層次的(de)經濟主張是：每一代工藝將同一領域的(de)電晶體數量增加一倍，成本僅增加 15%，從而為每個電晶體節省 35% 的(de)成本。但是因為當今的(de)工藝愈發複雜，加之建造一個工廠的(de)資本投入非常大(dà)（每台 EUV 光(guāng)刻機將耗資 1 億美(měi)元），導緻每一代電晶體都更加昂貴。因此我們發展出一個從 7nm 到 5nm 再到 3nm 的(de)工藝進程以及之後幾代的(de)進程。但從經濟角度來看，這些工藝不僅會像過去幾十年來那樣增加每個晶圓的(de)成本，更會增加每個電晶體的(de)成本。
戈登‧摩爾 (Gordon Moore) 很早就預料到這一天會到來，他(tā)表示從未想過摩爾定律會持續 50 多(duō)年。在幾年前美(měi)國 SEMICON West 的(de)視頻採訪中，當被問及他(tā)想因什(shén)麼而被銘記時，戈登表示：「除了(le)摩爾定律什(shén)麼都不想。」但在《電子學》的(de)原創論文中，他(tā)說：
「事實可(kě)能會證明(míng)，用(yòng)較小的(de)功能模組構建大(dà)型系統將更加經濟，而這些較小的(de)功能模組是分(fēn)開封裝和(hé)互連的(de)。 」
那一天已經到來。
另一個已存趨勢是製造複雜的(de)封裝，即在一個封裝中放置多(duō)個晶片的(de)方法已變得(de)更加經濟。像所有大(dà)規模生產技術一樣，這在很大(dà)程度上依靠大(dà)規模生產得(de)來的(de)經驗。大(dà)型微處理(lǐ)器使用(yòng) interposer 技術；較小的(de)（在電晶體數量和(hé)物(wù)理(lǐ)性能方面）通(tōng)訊晶片則一直使用(yòng)扇出型晶片封裝（FOWLP）技術。由於智慧手機每年的(de)出貨量約為 15 億部，這意味著任何一款型號的(de)手機都可(kě)能出貨量達到數億部，提供了(le)大(dà)量的(de)生產經驗。
考慮到以上因素，發展的(de)平衡已經改變。在同一個晶片上製造大(dà)量電晶體，還是製造更小的(de)晶片並將它們封裝在一起，在經濟上是一個複雜的(de)決定。曾經，至少對於大(dà)型設計來說，經濟上總是偏向單一的(de)系統級晶片；但是現在，越來越多(duō)的(de)事實證明(míng)天平已向複雜封裝傾斜。
晶片尺寸 (Die Size)
大(dà)晶片比小晶片產量低。如果緻命的(de)缺陷隨機分(fēn)佈在晶片上，那麼大(dà)晶片則更有可(kě)能存在缺陷。同時，大(dà)晶片的(de)晶片邊緣也(yě)有更多(duō)的(de)浪費區域，因為晶圓更多(duō)而沒有空間來放置晶片。過去，儘管存在上述缺點，構建大(dà)的(de)系統級晶片 (SoC) 也(yě)比構建單獨的(de)晶片後再將它們封裝在一起更為經濟。但是現在，構建小晶片卻更為劃算(suàn)，特別是當一個完整的(de)系統可(kě)以使用(yòng)同一個晶片的(de)多(duō)個副本時。以這種方式構建一個高(gāo)級多(duō)核微處理(lǐ)器或一個可(kě)程式設計閘陣列並不太具挑戰性（顯然毫無規律的(de)巨大(dà)晶片無法利用(yòng)這一點）。
超大(dà)設計還有一個問題：光(guāng)刻工藝具有最大(dà)倍縮光(guāng)罩尺寸 (reticle size)。如果設計比這更大(dà)，那麼進行分(fēn)割是唯一的(de)選擇。
然而事實並非如此。Cerebras 公司製造了(le)世界上最大(dà)的(de)單晶片，是可(kě)以放在 300mm 晶片上的(de)最大(dà)的(de)正方形。這種方法需要對切割線的(de)互連進行特殊處理(lǐ)（並沒有將晶片分(fēn)開）。這也(yě)需要很強的(de)一緻性，因為所有的(de)晶片都必須是相同的(de)。然而，對於大(dà)多(duō)數設計來說，這種方法並不奏效。但是我們可(kě)以用(yòng) Microvax 晶片進行晶圓級整合，隻需要在晶片上得(de)到電源、地和(hé)乙太網三個信號即可(kě)。也(yě)許 Cerebras 的(de)方法將會得(de)到更廣泛的(de)應用(yòng)。
保持記憶體緊密
所有高(gāo)性能處理(lǐ)器，無論是 CPU、GPU、深度學習處理(lǐ)器還是其他(tā)處理(lǐ)器，都需要大(dà)記憶體，以作為緩存或者直接存儲（大(dà)）資料。大(dà)多(duō)數計算(suàn)中的(de)大(dà)量功耗隻是簡單地搬移資料，而不是進行實際計算(suàn)。整體計算(suàn)中的(de)大(dà)多(duō)延遲也(yě)來自於這種搬移，所以顯而易見地，我們需使記憶體更加靠近處理(lǐ)器。這將降低功耗，提高(gāo)性能。
最明(míng)顯的(de)方法是把動態隨機存取記憶體 (DRAM) 和(hé)處理(lǐ)器放在同一個晶片上，但是這存在兩個問題。首先，是前文討論的(de)晶片尺寸限制問題。其次，雖然可(kě)以混合動態隨機存取記憶體和(hé)邏輯處理(lǐ)，但成本較高(gāo)。我們不能隻用(yòng)幾個光(guāng)罩就把動態隨機存取記憶體添加在邏輯晶片上。
解決該問題的(de)最早的(de)方法被稱為封裝內封裝（package-in-package，PiP）。該術語區別於封裝上封裝（package-on-package，PoP）：在 PoP 中，兩個球柵陣列（BGA）封裝實際上是堆疊在一起的(de)。兩個晶片，如智慧手機應用(yòng)處理(lǐ)器和(hé)動態隨機存取記憶體，被放在同一個封裝中，並且全部由引線鍵合，以避免出現像矽通(tōng)孔（TSv）一樣的(de)複雜問題。這個方法已應用(yòng)在智慧手機上多(duō)年。
對於記憶體不足的(de)高(gāo)性能計算(suàn)，則通(tōng)常需要存取幾個高(gāo)頻寬記憶體（HBM 或 HBM2）。這些晶片由一個邏輯晶片和(hé)四或八個堆疊在頂部的(de)動態隨機存取記憶體晶片組成，並都與矽通(tōng)孔相連接。其實這已經是一個 3D 積體電路，儘管其本身並不具有很大(dà)的(de)用(yòng)處。然後將該電路放在處理(lǐ)器旁邊的(de) interposer 上。下(xià)圖是 AMD 公司的(de) Fuji 產品設計解析，Fuji 是最早使用(yòng)這種方法的(de)設計之一。
還有一個 JEDEC 寬輸入/輸出標準，用(yòng)於標準化(huà)高(gāo)頻寬記憶體（因此記憶體不依賴於設計），然後將帶矽通(tōng)孔的(de)記憶體放在邏輯晶片的(de)頂部。由於寬輸入/輸出有 1000 個或更多(duō)引腳，它可(kě)以獲得(de)非常高(gāo)的(de)頻寬，而不需要 DDR 介面上的(de)所有 SerDes。
這種方法也(yě)用(yòng)於互補金屬氧化(huà)物(wù)半導體圖像感測器（CIS）。感測器不是嚴格意義上的(de)記憶體，而是類似記憶體：感測器的(de)光(guāng)線會穿過晶片的(de)背面。這樣，互連就不會有所妨礙。感測器變薄以透光(guāng)，再將感測器進行翻轉。相關的(de)邏輯晶片被設計成完全相同的(de)尺寸，翻轉的(de)感測器可(kě)以恰好地安裝其上。有時，第三個動態隨機存取記憶體晶片會放入堆疊的(de)中間。下(xià)圖是三層的(de) Sony CIS 設計。
本篇內容至此結束，下(xià)一篇文章(zhāng)中我們將聚焦於 異質整合與 chiplets 的(de)工藝技術與發展，請大(dà)家繼續關注。
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