Chiplets

目前，在討論多(duō)晶片封裝的(de) 3D 設計時，都有個假設前提，即：這些晶片均由同一個團隊設計，或者至少由同一個公司設計；該假設不包含 DRAM，因為 DRAM 都來自專業的(de) DRAM 製造商。DRAM 必須大(dà)規模生產才會具有競爭力，而「大(dà)規模」指整廠一次產量。

但也(yě)存在另一種可(kě)能，那就是封裝內器件實現商業化(huà)銷售。此處的(de)封裝內器件便是 Chiplets。其商業化(huà)銷售還面臨著若幹挑戰。其中一些是技術上的(de)挑戰，除此之外還有兩個挑戰——標準化(huà)和(hé)市場。事實上，Cadence 目前有一個專案正緻力於解決其中一些問題。

如果同一個團隊正在設計的(de)兩個晶片將放入同一個封裝中，他(tā)們幾乎可(kě)以選擇任意通(tōng)信方案。但是，如果 chiplets 在某種意義上是標準的(de)，例如，高(gāo)速 SerDes chiplet 或 WiFi chiplet，那麼系統級晶片必須使用(yòng)該 chiplet 提供的(de)介面。為了(le)使工作簡單化(huà)，介面最好經過驗證，且是標準介面。封裝內的(de)各種距離都較短，因此不宜採用(yòng)適合在底闆上運行的(de)同類型長距離 SerDes。另一個優勢是，相比透過封裝傳輸到電路闆，在封裝內進行大(dà)量連接的(de)成本相對較低（例如，寬版記憶體可(kě)以有數千個連接，而不用(yòng)在八個或九個通(tōng)道中傳輸所有資料）。

Cadence 於 2019 年底發佈了(le) UltraLink D2D PHY IP 產品，以及一款測試晶片（或測試chiplet），並對其進行了(le)矽驗證。該測試 chiplet 採用(yòng)了(le)我們的(de) 40Gbps SerDes，設計功耗非常低，並且能夠最大(dà)限度地提高(gāo) chiplet 邊緣（有時稱為海濱）的(de)連線性，而由於間距非常小，並不需要採用(yòng)昂貴的(de)製程。

Chiplet 技術的(de)支持者希望形成一個基於已知合格晶片（KGD）的(de) chiplets 市場，如此一來，便可(kě)以像在開放市場上購買 HBM 一樣，購買各種各樣的(de) chiplets。設計也(yě)會變得(de)更像電路闆級的(de)系統設計：可(kě)購買標準器件，甚至可(kě)能將單個系統級晶片設計成系統的(de)核心。

對此，我有一點懷疑，因為庫存問題似乎很難解決。當我在 VLSI Technology 工作時，我們總是遇到閘陣列基礎的(de)庫存挑戰。閘陣列設計的(de)好處是，所有的(de)基礎都經過預擴散，然後保存在晶圓庫中。這對於小批量的(de)簡單設計來說，效果很好。但有一個艱難的(de)權衡。晶圓庫中的(de)任何晶圓都代表著已佔用(yòng)且正在貶值的(de)金錢（而且，如果新的(de)製程時代到來，還可(kě)能會過時）。另一方面，閘陣列的(de)好處在於，晶圓庫隨時可(kě)用(yòng)，因此可(kě)以相應縮短訂單的(de)周轉時間（這段時間內，隻需在存儲的(de)晶圓上添加三層金屬即可(kě)）。如此，我們便不再需要具有不同記憶體門結構比的(de)基礎晶圓。

Chiplets 的(de)價值主張是：

	可(kě)以靈活選擇零件的(de)最佳製程節點——尤其是 SerDes I/O 和(hé)類比，不需要採用(yòng)「核心」製程節點
	由於晶片尺寸較小，良率更高(gāo)
	透過使用(yòng)預先存在的(de) chiplets，縮短積體電路的(de)設計週期和(hé)整合的(de)複雜度
	透過購買已知合格晶片（KGD），降低製造成本
	在多(duō)個設計中使用(yòng)相同的(de) chiplets 時，具有批量製造的(de)成本優勢

對於任何系統級封裝解決方案，前幾點都一樣。如果可(kě)以直接從經銷商那裡購買 chiplets，那麼後三點的(de)效果是最好的(de)，但如果特定的(de)系統需要專門製造的(de) chiplets，也(yě)基本上將是這樣。優勢是，可(kě)以設計類似系統，如整合了(le) 112G SerDes 的(de) 25.6Tbps 轉換器，而不是把所有 SerDes 介面都整合到較大(dà)核心系統級晶片上。