高(gāo)度集成封裝系統
在現今要求産品功能多(duō)、耗電量小、信号特性佳及最小化(huà)的(de)高(gāo)度 "集積化(huà)" 條件之下(xià)，我們不得(de)不拉高(gāo)單位面積的(de)功能密度，所以連傳統封裝的(de) MCM 架構也(yě)無法完全切合其需求。除了(le) side-by-side 的(de)封裝架構之外，新的(de) System-in-package (SiP) 可(kě)更著(zhe)重于高(gāo)密度芯片封裝的(de) 3D 集成，但由于傳統的(de) EDA 程序并未全面顧及制程及其自動化(huà)的(de)需求，所以 SiP 對(duì)系統架構及工程師來(lái)說是一項全新的(de)挑戰。
Cadence 的(de) System-in-package (SiP) 除了(le)含括 APD 的(de)封裝功能之外，并可(kě)将多(duō)個(gè)高(gāo)接點數量的(de)芯片以 3D 叠合的(de)方式和(hé)被動組件集成到單一載闆上，并且可(kě)實現及集成其查驗、聯機、架構定義、優化(huà)和(hé)驗證等種種制程及自動化(huà)的(de)需求。
Cadence 的(de) System-in-package (SiP) 除了(le)含括 Allegro Package Designer (APD) 各種封裝設計功能之外，還(hái)多(duō)了(le)以下(xià)更便利的(de)架構：
SiP Digital Architect 選購(gòu)
表格化(huà)的(de)邏輯定義管理(lǐ)工具，總管多(duō)個(gè)芯片間的(de)不同聯機來(lái)源 / 格式，并與 Cadence Innovus, Virtuoso和(hé) Allegro 緊密結合。
>> 原廠數據鏈路芯片叠構管理(lǐ)
可(kě)處理(lǐ)芯片接點的(de)編輯及更動。
可(kě)處理(lǐ)芯片重叠的(de)架構并管理(lǐ)其叠片及介層。
全 3D 的(de)顯示效果及規則檢查
内建 3D 的(de)顯示接口以處理(lǐ)比 APD 更複雜(zá)的(de)芯片重叠架構。
組裝規則檢查
直接套用(yòng)後端産線的(de)組裝及生産規則做(zuò)設計時(shí)的(de)檢查規範，以減少修改的(de)發生并确保其 "可(kě)制造性"。
SiP Layout WLCSP Option 架構 選購(gòu)
超薄 Fan-out 的(de) WLCSP 架構 選購(gòu)，SiP 支持與 TSMC 驗證集成過的(de) InFO 架構功能，并集成 PVS 驗證流程。
>> 原廠數據鏈路Allegro Sigrity Package Assessment and Extraction Option 選購(gòu)
集成 XtractIM 等封裝設計專用(yòng)的(de)模型萃取及電氣評估軟件，與 APD / SiP 直接集成并可(kě)雙向 Highlight。
>> 相關數據鏈路OrbitIO Interconnect Designer 選購(gòu)
IC 設計最佳規劃軟件，可(kě)跨 IC / Package / PCB 集成三方的(de)數據，做(zuò)最全面完整的(de)規劃再輸出給各方作實際後段設計。
>> 原廠數據鏈路Cadence Package 集成技術
Cadence Package 集成技術著(zhe)重于 IC 接點優化(huà)、最佳打線設計、設計規範下(xià)的(de)載闆設計、精确聯機萃取及模型建立還(hái)有信号 / 電源仿真的(de)集成。 Cadence IC / package 集成平台能夠連結 IC 和(hé) package，可(kě)以在設計時(shí)間即解決問題，符合對(duì)成本、效能及上市時(shí)程的(de)總體考慮。
IC 封裝是 silicon-package-board 的(de)設計流程中相當重要的(de)一個(gè)階段。聯結 Allegro 提供一個(gè)從電路闆到封裝 / SIP 的(de)完整且可(kě)分(fēn)階的(de)架構。另外與 First Encounter 聯結也(yě)提供 IC 到封裝的(de)虛拟原型集成架構，利用(yòng)這(zhè)樣雙階段集成架構，可(kě)在有限的(de)時(shí)間與成本下(xià)達到最佳的(de)全系統集成之目的(de)。
Cadence® SiP Layout 也(yě)提供了(le)完整的(de) constraint 和(hé) rules-driven 的(de) substrate 設計環境，包含了(le) 3D 的(de)顯示驗證和(hé)編輯能力，更集成了(le) Cadence OrbitIO™ 的(de)規劃和(hé)集成讓 Silicon-Package-Board 的(de)連結規劃和(hé)最終的(de)設計得(de)以有最全面的(de)考慮和(hé)實現
Cadence SiP Design 主要特點
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提供 3D 的(de) Die Stack 建立和(hé)編輯接口，以提供快(kuài)速的(de)叠 DIE 和(hé)優化(huà)功能 |
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支持 PiP, PoP 和(hé) Interposer 等先進封裝架構 |
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可(kě)做(zuò)聯機信号指定以減少層面的(de)使用(yòng)并符合 SI 的(de)需求 |
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内建 Cadence 3D Design Viewe 可(kě)查看設計的(de) 3D 架構 |
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可(kě)做(zuò) 3D 的(de) Wirebond 間距檢查并查看其真實 3D 的(de)樣式 |
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支持雙向的(de) ECO 和(hé) LVS 流程，以支持全流程的(de) Co-Design 環境集成架構 |
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内建完整的(de) DFM / DFA 檢查規範以提高(gāo)産品的(de)良率和(hé)可(kě)制造率 |
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與 OrbitIO 完全集成，以實現由 DIE 到 Package 甚至再到 PCB 的(de)完整路徑架構規劃 |
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能夠以 XML 格式的(de) abstract 文件将 Die / BGA 數據與 Cadence Innovus™ 和(hé) Virtuoso® 的(de) IC 設計工具做(zuò)雙向的(de)溝通(tōng) |
Cadence SiP Layout
Cadence SiP 數字布局軟件提供了(le)依所定的(de)條件和(hé)規範的(de) SiP 設計環境，其中包括了(le)載闆的(de)架構、布線、系統階的(de)聯機優化(huà)、生産數據轉出、全設計的(de)整體驗證等，而最重要的(de)如與 IC 端的(de) I/O 接點規劃和(hé) 3D 的(de)芯片重叠編輯環境，另外還(hái)有實時(shí)的(de) DRC 檢查以配合壓層或陶瓷等不同的(de)技術和(hé)規範，而支持任意角度的(de)自動布線引擎可(kě)快(kuài)速地依照(zhào)規範自動走完所有的(de)布線。
效益
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3D 式的(de)芯片重叠編輯架構 |
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支持 IC 端的(de) I/O 接點規劃以優化(huà) IC、substrate 和(hé) system 間的(de)接點擺設 |
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對(duì) flip-chip 設計有自動扇出功能，不須以人(rén)工耗時(shí)去繪制扇出點 |
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依規範式的(de) HDI 設計及自動輔助的(de)布線功能可(kě)大(dà)幅降低錯誤并加快(kuài)布線速度 |
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内建完整的(de)載闆 DFM 機制以加速生産數據的(de)準備并減少制程上的(de)問題 |
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擁有真實的(de) 3D 顯示平台可(kě)作 3D 化(huà)的(de)打線驗證和(hé)檢查平台，并可(kě)做(zuò)組裝和(hé)測試的(de)标注交換文件 |
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切圖設計可(kě)加速上市時(shí)程并集成設計資源 |
系統聯機總管 SYSTEM CONNECTIVITY MANAGER (SCM) 選購(gòu)
SCM 是 SiP Digital Architect 的(de)中控台，主要用(yòng)來(lái)管理(lǐ) SiP 設計時(shí)的(de)架構及聯機關系，可(kě)以加載 IC 芯片的(de) Verilog 聯機關系及 PCB 上載闆的(de) FootPrint 外形腳位數據，以統合整體的(de)聯機關系做(zuò)爲 SiP 設計時(shí)工程變更 (ECO) 管理(lǐ)甚或布線與聯機比對(duì) (LVS) 的(de)依據，确保集成 IC 數據後所有邏輯設計與實體設計能夠完全匹配。
虛拟聯機系統 VIRTUAL SYSTEM INTERCONNECT (VSIC)
虛拟聯機系統 virtual system interconnect (VSIC) 平台是一拓樸圖形分(fēn)析架構，可(kě)做(zuò)系統階的(de) SI 信号模型萃取或分(fēn)析之用(yòng)，其内建的(de)模拟可(kě)做(zuò)時(shí)域及頻(pín)域的(de) (含 S-參數) 分(fēn)析，而與到其他(tā)家集成的(de) 3D 拟态 field solvers 可(kě)萃取出更精細、更準确的(de) IBIS、RLGC 或 S-參數之 3D 幾何模型。
Die Editor
Distributed IC-Package CoDesign 選購(gòu) 包含了(le) Die Editor，他(tā)可(kě)以讓您在 SiP 操作環境下(xià) 看到芯片的(de) I/O Pad ring 和(hé) die bump 矩陣以及連接之間的(de) flight line，利用(yòng) Die Editor 您可(kě)以加載由 Encounter 所轉出的(de) Die abstract 檔再加以編輯其 I/O 和(hé) bump 的(de)位置并控制其顯示效果，而優化(huà)調整過後的(de)新狀态也(yě)可(kě)藉由 Die abstract 檔回傳至 Encounter 的(de) IC 工具上。
I/O 接點規劃程序
I/O planner 可(kě)以定義及優化(huà) IC 芯片的(de) bump 矩陣、I/O pad ring/array、I/O 位置及 RDL 走線架構，可(kě)由 Die abstract 檔加載或完全手定或是由芯片的(de) LEF / DEF 或 OpenAccess 來(lái)定出其接點架構，并與其它芯片一同集成到 SiP 的(de)載闆上。I/O planner 是建立在 Encounter 技術架構上以确保能百分(fēn)之百的(de)與前段的(de) IC 設計完全連結并兼容。
載闆零件擺放程序
零件擺放可(kě)讓我們先驗證各種 SiP 封裝概念的(de)實體雛形，并可(kě)在規範管控及有聯機關系的(de)環境下(xià)來(lái)實現 correct-by-construction 的(de) SiP 封裝設計流程，集成了(le)芯片的(de)接點、被動組件、聯機關系和(hé)管控規範來(lái)規劃出最真實的(de)可(kě)制造的(de) SiP 設計流程。讓 SiP 設計者可(kě)利用(yòng)其直覺式接口在先前的(de)建構及驗證設計過程中考慮到最重要或最須注意的(de)部分(fēn)。
3D 的(de)芯片叠構編輯器
提供 3D 式的(de)芯片叠構以符合現今複雜(zá)的(de)叠片架構，并可(kě)有 spacers、interposers 介層及 wirebond 和(hé) flip chip 等不同貼片方式選擇。
全 3D 的(de)顯示接口
Cadence 3D Design Viewer 是一個(gè)全 3D 的(de)顯示接口及 3D 的(de) wirebond DRC 檢查接口，可(kě)查看及檢視整個(gè)設計或是所指定的(de)條件，如某個(gè)芯片或複雜(zá)的(de)貫孔矩陣，并提供了(le)跨組間的(de)全模檢視平台。
集成的(de)設計規範管理(lǐ)接口
如同 Allegro 般的(de) Constraint Manager 提供了(le)一個(gè)階層化(huà)電子表格式的(de)設計規範設定管理(lǐ)接口，可(kě)在此依照(zhào)設計的(de)需求設定封裝的(de)設計規範和(hé)條件，如線長(cháng)匹配甚或是布線樣式，如差分(fēn)信号、阻抗匹配、信号延遲等等，也(yě)可(kě)用(yòng)它來(lái)加載先前案件或其他(tā) IC 廠商提供的(de)标準架構，如 PCI-Express 和(hé) DDR2 等，以延用(yòng)架構并加速設計流程。
3D Field Solver 集成 選購(gòu)
利用(yòng)其他(tā)家 3D field solvers 嵌入接口的(de)緊密集成，除了(le) spice 爲基底的(de) solvers 之外，也(yě)可(kě)直接連動到 SiP 的(de)實體設計，以直接萃取模型并做(zuò)分(fēn)析。用(yòng)戶不需要浪費時(shí)間做(zuò)程序及數據或定義的(de)轉換，讓工程師在不失電氣特性的(de)條件下(xià)完成最佳的(de) SiP 實體設計。另外，經由分(fēn)析和(hé)設計技術檔的(de)延用(yòng)及分(fēn)享讓我們不隻因套用(yòng)前輩的(de)經驗值而加速設計流程，并且能夠與其他(tā)辦公室的(de)工程師互相分(fēn)享設計經驗。
芯片階的(de) IR DROP 分(fēn)析
集成 Encounter Power System 爲核心可(kě)做(zuò)靜态或動态的(de) IR Drop 分(fēn)析，以封裝的(de)主 IC 的(de) RLC 模型對(duì)電源和(hé)地的(de)消耗狀況做(zuò)不同狀況的(de)電流阻抗壓降分(fēn)析。
載闆編輯程序
SiP 設計時(shí)，載闆編輯程序可(kě)以從架構的(de)選定到最後出光(guāng)罩前的(de)實際擺設及布線設計步驟都全部實現，它提供了(le)規範管控及有聯機關系的(de)環境來(lái)實現 correct-by-construction 的(de) SiP 封裝設計流程，其布線環境可(kě)以用(yòng)很直覺的(de)方式來(lái)設計出 PGA、LGA、BGA、micro-BGA、CSP 及 flip-chip 和(hé) wirebond 等各種架構，而内嵌的(de)全 3D field solver 可(kě)萃取出精細且準确的(de) RLC 幾何或 S-參數之模型以供 PCB 設計時(shí)載入之用(yòng)。
自動 / 手動打金線
利用(yòng)全新強大(dà)的(de)打線功能可(kě)快(kuài)速的(de)建立或編輯出各種的(de) bondshell，依規範管控的(de) bond finger 架構可(kě)以建出對(duì)稱或非對(duì)稱的(de) staggered die、多(duō)階的(de) bond levels、多(duō)重的(de) bond rings 之設計，快(kuài)速建立出單一或多(duō)個(gè)芯片重叠含的(de) power 及 ground rings 的(de) bondshell，以達到 “autobond” 的(de)目标，再配合其特有的(de) bondfinger 推擠功能，可(kě)以在數分(fēn)鐘(zhōng)之内即完成各種複雜(zá)的(de) bondshells，而真實的(de) wireprofile 可(kě)達到 DFM-driven 的(de)設計架構，以防範于未然，甚至可(kě)直接套用(yòng) Kulicke & Soffa 所驗證過的(de)定義檔以确定所設計出的(de)打線數據能夠真正被生産實現，芯片接點和(hé)電源 / 地的(de)銅圈也(yě)可(kě)以很快(kuài)速的(de)建立、編輯和(hé)優化(huà)以配合現今多(duō)重電源的(de)需求。
組裝規則檢查 Assembly rule checking (ARC)
ARC 提供超過 50 多(duō)種 SiP 特有的(de)組裝及生産規則檢查，可(kě)以把這(zhè)些規則加以分(fēn)類或單獨指定，最終的(de)檢查也(yě)會顯示在 Constraint Manager 的(de) DRC 頁面中及圖檔上。
切圖設計
切圖設計可(kě)提供多(duō)個(gè)使用(yòng)者同步的(de)設計環境來(lái)加速上市時(shí)程，可(kě)将整份設計依其區(qū)塊或層面切分(fēn)給多(duō)個(gè)使用(yòng)者同時(shí)設計，而使用(yòng)者可(kě)查看别區(qū)塊的(de)的(de)最後更新結果加以配合調整，進而壓縮整份設計的(de)總體設計時(shí)程。
與客制 IC 工具 Virtuoso Layout Editor 的(de)集成 選購(gòu)
SiP RF Architect XL 提供了(le)與 Virtuoso DFII 下(xià)的(de)單一集成環境，在這(zhè)個(gè)系統階的(de)環境下(xià)您可(kě)以利用(yòng) Virtuoso 線路圖 (Composer) 上繪制并模 拟 RF / 模拟芯片或各種被動組件。也(yě)可(kě)以由 Virtuoso Layout 建出 Die 的(de) Footprint 給 SiP 使用(yòng)，而由 Virtuoso 線路圖所連動的(de) SiP 載闆階的(de) RF Pcell 更能自動建出所需要的(de)各參數式零件。若您要做(zuò)後段模拟也(yě)可(kě)藉由 SiP RF Architect XL 對(duì)重要信号萃出其寄生模型再響應至 Virtuoso 并自動建立其 Testbench。
