在當今的(de)封裝設計產業中，設計複用(yòng) (Design Reuse) 是加快(kuài)設計週期的(de)關鍵，因為上市速度決定了(le)產品能否大(dà)獲成功。大(dà)多(duō)數的(de)封裝設計都可(kě)能採用(yòng) 打線接合 (wire bonding)，因此可(kě)以在不同的(de)設計中共用(yòng)打線接合資訊非常重要。然而，設計複用(yòng)和(hé) ECO (Engineering Change Order，工程變更命令) 可(kě)能會造成與打線接合相關的(de)封裝設計問題，從而影(yǐng)響設計完整性，有時還會在設計過程的(de)後期階段導緻設計失敗。
Cadence Allegro Package Designer Plus 工具集提供了(le)強大(dà)的(de)檢查功能，可(kě)以發現設計中的(de)此類問題，並盡可(kě)能自動解決這些問題。本文將詳細探討這些針對打線接合的(de)設計完整性檢查。
運行打線接合相關的(de)封裝設計完整性檢查
在 Allegro Package Designer Plus 中運行封裝設計完整性檢查：
1. |
選擇 Tools ─ Package Design Integrity： |
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2. |
選擇 Wire Bonding 檢查並點擊 Apply： |
3. |
打開日誌檔 (log file)，查看每個檢查中的(de)錯誤資訊： |
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修復與打線接合相關的(de)封裝設計完整性問題
這些問題有多(duō)種解決方法。下(xià)面的(de)例子中使用(yòng)了(le)一些我們推薦的(de)方法：
方法 1：自動修復錯誤
最好且最簡單的(de)方法之一是讓應用(yòng)程式自動修復錯誤。在 Package Design Integrity Checks 使用(yòng)者介面中，在 Reporting Options 部分(fēn)啟用(yòng) Fix errors automatically 選項 (在可(kě)能的(de)情況下(xià))，然後點擊 OK，自動運行檢查和(hé)修復錯誤。
透過該選項可(kě)以快(kuài)速有效地清除大(dà)多(duō)數關於打線接合的(de)設計問題。
接下(xià)來，讓我們看看如何手動解決其中一些問題。
方法 2：修復打線的(de)接合
在本例中，一些引線和(hé)相關的(de)引腳位於不同的(de)網路上。如果 die 有發生 ECO 和(hé)連通(tōng)性變化(huà)，而這些變化(huà)沒有通(tōng)知到設計的(de)其他(tā)部分(fēn)，就會出現這種問題。要移除這些 DRC，請選擇 Logic ─ Push Connectivity，將連通(tōng)性從 die 的(de)引腳傳播到設計的(de)其他(tā)部分(fēn)。
方法 3：修復引腳連接線數量
本例有一個 VSS 引腳，需要連接到四根連接線，以達到低電感值。我們可(kě)以透過設置引腳上的(de) WIRE_COUNT 屬性來指定連接線的(de)數量要求。如下(xià)圖所示，隻有三根連接線連接到 VSS 引腳上，該引腳由指標標記。
必須在這個引腳上再連接一條連接線才能解決這個問題。要添加一條額外的(de)連接線，請使用(yòng) Route ─ Wire Bond ─ Add 命令。
方法 4：修復電源 / 接地環的(de)配置
本例中的(de)另一個問題是沒有為 VDD 網路分(fēn)配正確的(de)電壓值。要修復這個錯誤，請使用(yòng) Logic ─ Identify DC Nets 命令，為 VDD 網設置電壓值。
驗證與打線接合相關的(de)封裝設計完整性問題
在修復所有的(de) DRC 後，再次運行封裝設計完整性檢查，以驗證所有的(de)問題都已解決。在運行檢查之前，確保 Fix errors automatically 選項已被禁用(yòng)。如下(xià)圖所示，所有的(de) DRC 都已修復，並且在日誌檔中沒有報告任何問題。
Allegro Package Designer Plus 具有內置的(de)自動化(huà)功能，能夠分(fēn)析和(hé)快(kuài)速解決與具體打線接合相關的(de)設計問題。運行封裝完整性檢查有助於設計師在前期修復大(dà)量的(de)製造問題，如果到設計週期的(de)後期階段才發現這些問題，修復的(de)代價將十分(fēn)昂貴。
如果想瞭解更多(duō) Allegro Package Designer Plus 的(de)實用(yòng)技巧，歡迎點擊下(xià)方圖片造訪：
譯文授權轉載出處 (映陽科技協同校閱)
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