在 此次 IMAPS 會議上，Cadence 資深半導體封裝管理(lǐ)總監 John Park 先生闡述了(le) 3D 封裝與 3D 整合的(de)區別。

他(tā)首先指出，系統級封裝 (即 System-in-Package ，SiP) 有兩個不同的(de)方向。一是把 PCB 上的(de)元件轉移到多(duō)晶片組件；二是如同前幾年製造大(dà)型系統級晶片 (即 System-on-Chip， SoC) 一樣進行整合，但是轉換制程利用(yòng)先進封裝來封裝裸片。以下(xià)是一些使小晶片 (Chiplet) 解決方案具有吸引力的(de)重要因素：

	在為元件挑選最佳工藝節點方面具有很大(dà)的(de)靈活性；特別是 SerDes I/O 和(hé)類比核，不再需要「全部統一在單一」制程節點上
	由於製造裸片尺寸小，所以良率會更高(gāo)
	使用(yòng)現成的(de)小晶片 (Chiplet)，可(kě)縮短 IC 的(de)設計週期，並降低整合的(de)複雜性
	透過購買良品裸片 (即 known-good-die ，KGD)，可(kě)普遍降低生產成本
	在許多(duō)設計中使用(yòng)同種小晶片 (Chiplet)，時，將具有如同採用(yòng)批量生產的(de)相同成本優勢

以 IC 為重心的(de)先進封裝改變了(le)設計流程。上圖中，20 世紀 90 年代設計採用(yòng)的(de)是類似 PCB 的(de)設計流程；而如今已採用(yòng)類似 IC 的(de)設計流程。把多(duō)種不同的(de)技術整合到一起，即 異質整合，結合了(le)多(duō)年以來使用(yòng)的(de)各種制程技術。特別是先進封裝和(hé)先進整合方法，例如晶圓堆疊 (Wafer-on-Wafer) 和(hé)無凸塊整合 (Bumpless)。

想要使這一新的(de)設計生態成為現實，仍要面臨諸多(duō)挑戰，包括組裝設計工具包 (即 Assembly Design Kits，ADK) 的(de)可(kě)用(yòng)性、裸片與裸片互連 (d2d) 的(de)通(tōng)用(yòng)標準，以及 EDA 工具的(de)全面支援。

在打造支援這些製造流程的(de)工具時，面臨的(de)一個挑戰是設計規模可(kě)能非常龐大(dà)，具有超過 1,000 億個採用(yòng)了(le)多(duō)種設計技術的(de)電晶體。這就產生了(le)對高(gāo)容量、多(duō)領域、可(kě)進行多(duō)技術資料庫相互溝通(tōng)與轉換的(de)工具的(de)需求，隻有這樣，我們才能擁有一個高(gāo)彈性的(de)通(tōng)用(yòng) 3D-IC 解決方案設計平臺。

業界另一個關注領域是小晶片 (chiplets) 的(de)銷售模式。到目前為止，大(dà)多(duō)數小晶片 (chiplets)，除記憶體外，都被設計成單一系統或一組系統的(de)一部分(fēn)。從長遠來看，就像如今的(de)封裝元件一樣，未來將會有純裸片上市銷售，也(yě)會有經銷商 (或新公司) 銷售來自多(duō)個製造商的(de)裸片。隨著小晶片 (chiplets) 之間的(de)通(tōng)訊變得(de)標準化(huà)，不僅僅是技術上具備挑戰，商業模式上的(de)挑戰也(yě)會應運而生。讓我們拭目以待吧！

3D-IC 有望在網路、圖形、AI/ML 和(hé)高(gāo)性能計算(suàn)等領域產生廣泛影(yǐng)響，特別是對於需要超高(gāo)性能、低功耗器件的(de)應用(yòng)而言。具體的(de)應用(yòng)領域包括多(duō)核 CPUs、GPUs、資料包緩衝器 / 路由器、智慧手機和(hé) AI/ML 應用(yòng)。

從設計的(de)角度來看，要實現真正的(de) 3D 整合，需要對某些設計工具進行一些加強。尤其在架構分(fēn)析、熱分(fēn)析、多(duō)裸片間的(de)排置、時序、測試和(hé)驗證方面的(de)功能都需要提升。此外，還需要新的(de)系統級功能，如頂層規劃和(hé)優化(huà)、晶片裸片 (die) 之間和(hé)小晶片 (chiplet) 之間的(de)信號完整性和(hé) IC / 封裝協同設計。

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