在 2022 年底舉辦的(de) TSMC OIP 研討會上，Cadence 資深半導體封裝管理(lǐ)總監 John Park 先生展示了(le)面向 TSMC InFO 技術的(de)先進自動佈線功能。InFO 的(de)全稱為「整合式扇出型封裝 (integrated fanout)」，是一種適用(yòng)於先進封裝的(de)低性能、低複雜度的(de)技術。下(xià)圖是 TSMC 演示文稿中一張介紹 InFO 的(de)投影(yǐng)片，不難發現，InFO 有許多(duō)不同的(de)類型。
InFO 的(de)首個應用(yòng)實例出現在 2016 年，是用(yòng)於行動應用(yòng)的(de) InFO-PoP，在應用(yòng)處理(lǐ)器晶粒上添加了(le)一個 DRAM 封裝。然後是面向 HPC 的(de) InFO_oS，允許將多(duō)個晶粒置於越來越大(dà)的(de)封裝中。最新的(de)技術是 InFO_3D，允許邏輯和(hé)邏輯之間垂直堆疊，並在下(xià)方佈線，以便分(fēn)配供電網路和(hé)訊號。
在本文中，我們不打算(suàn)重申使用(yòng)先進封裝的(de)優勢，而是進行擴展，假設以採用(yòng)最先進的(de)節點為前提來進行設計。
如前文所述，先進封裝和(hé)異構整合如今已成為所有半導體設計的(de)熱門話題。
佈線已成為先進封裝技術的(de)主要瓶頸
從上表中可(kě)以看出，如今的(de)佈線難度越來越大(dà)。左側是倒裝晶片球柵陣列 (FCBGA) 的(de)要求，其中最多(duō)有幾千個連接。RDL 訊號佈線將訊號從相對較小的(de)單個晶粒分(fēn)散到焊球上。
右側是本文將要討論的(de)技術——3D 異構整合晶圓級封裝 (3D heterogeneous integration wafer-level packaging)，簡稱 3DHI-WLP。這種封裝通(tōng)常包含多(duō)個 chiplets 小晶片，並可(kě)能存在數萬個訊號連接，因此 RDL 訊號佈線不僅是分(fēn)配訊號，同時也(yě)要處理(lǐ)從小晶片到小晶片 (chiplet-to-chiplet) 的(de)佈線。電源佈線同樣錯綜複雜，多(duō)種方法均可(kě)實現。
在細節層次上，業界面臨的(de)挑戰有：
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小晶片到小晶片和(hé)扇出 RDL 佈線要求 |
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高(gāo)效的(de)接腳逃逸模式 |
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佈線通(tōng)道密度 |
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複雜過孔堆疊 |
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提高(gāo)良率的(de)互連倒圓角 |
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將訊號和(hé)電源網路放在一起進行佈線，以達到最佳密度 |
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支援可(kě)重複模式再利用(yòng) |
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電源 / 接地過孔放置 |
為了(le)應對這些挑戰，Cadence 和(hé) TSMC 通(tōng)力合作，為 InFO 技術開發新一代自動訊號佈線解決方案：
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支援高(gāo)容量設計的(de)多(duō)執行緒自動佈線引擎 |
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支援 TSMC 電氣、物(wù)理(lǐ)和(hé)良率規則的(de)佈線 |
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支援屏蔽、差分(fēn)訊號和(hé)倒圓角 / 淚滴插入 (見上圖) |
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帶有複用(yòng)結構的(de)預先逃逸佈線 |
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基於分(fēn)片的(de)佈線，支援複製 |
自動電源佈線解決方案：
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混合和(hé)匹配 IC 樣式及 BGA 樣式的(de)電源佈線 (條紋 / 軌道和(hé)平面) |
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鎖定結構，防止在相鄰區域工作時發生變更 |
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可(kě)保存的(de)配置，可(kě)用(yòng)於後續設計 |
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根據電源接腳的(de)分(fēn)組，自動定義形狀邊界樣式 (拼圖) |
綜上所述，流程是：
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拓撲結構佈線 |
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逃逸佈線 |
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電源佈線 |
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詳細佈線 |
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模式複製 |
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倒圓角插入 |
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最終 DRC |
結果
如上表所示，佈線速度大(dà)大(dà)提升 (100 倍)。使用(yòng)多(duō)核心多(duō)執行緒詳細佈線也(yě)能使速度提高(gāo) 10 倍以上。
總結
1. |
當下(xià)普及先進封裝技術的(de)主要瓶頸在於佈線 |
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2. |
訊號佈線 (RDL / D2D) 和(hé)電源佈線也(yě)是如此 |
3. |
需要新一代的(de)解決方案來減少瓶頸並支援大(dà)型設計 |
4. |
Cadence 和(hé) TSMC 已經合作開發了(le)用(yòng)於 InFO 封裝技術的(de)新一代訊號和(hé)電源自動佈線工具 |
a. 原生大(dà)規模並行化(huà) |
譯文授權轉載出處 (映陽科技協同校閱)
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