By Jason Yao, TopBrain China
作為代表未來趨勢的(de) SIP 技術目前正在軍民界如火如荼的(de)開展進行中，這其中既有原單晶片封裝擴展為多(duō)晶片的(de)量化(huà)增加，又有原 PCB 領域的(de)的(de)產品因對小型化(huà)需求而轉為尋找 SIP 方案的(de)迫切需求。由於 SIP 整合涉及到較為複雜的(de)系統，包括模組內部的(de)細節、模組與外部的(de)關係、信號的(de)品質、延遲、分(fēn)佈、雜訊等。電路與系統的(de)設計水(shuǐ)準成為評判是否具有 SIP 開發能力的(de)一個關鍵指標。設計中要考慮的(de)關鍵問題之一是載體上元器件的(de)佈局和(hé)連線，這與 PCB 上的(de)系統設計相似。另外還需要綜合考量載闆上各晶片及元件在狹小空間內信號之間的(de)串擾、雜訊、電通(tōng)路的(de)輻射等問題。
本次案例所要解決的(de)問題就是在 SIP 載闆上遇到的(de)信號幹擾問題。
基本資訊與問題
基本資訊
1. |
該產品由原來的(de) PCB 方案小型化(huà)而來，將原 PCB 中 IC 改為裸晶，減少被動元件使用(yòng) |
|---|---|
2. |
本次產品類型為 SIP 封裝，尺寸為 12x12mm，塑封類 |
3. |
基闆為 4 層，晶片 (die) 排列方式為並排放置，共計 10 顆，其他(tā)被動元件共計 18 顆 |
4. |
信號為數模混合類 |
問題描述
SIP 載闆在進行類比信號測試時，發現兩個類比信號上存在 15MHz 的(de)耦合幹擾，雜訊級別在幾十 mV，已經影(yǐng)響到電路的(de)正常工作。
透過電路的(de)分(fēn)析以及 SIP 基闆設計的(de)排查，存在一路幅值為 5V、主頻為 15MHz 的(de)時鐘信號，與出現問題的(de)兩個類比信號處於同一區域，如下(xià)圖所示，右上角為時鐘信號，下(xià)面的(de)類比信號 1，左上角的(de)為類比信號 2。
基闆設計方面，時鐘與類比信號走線同層的(de)隔離地銅皮處理(lǐ)不當，存在孤島與碎銅，時鐘與類比信號各自線路並沒有被包地保護地很好，而且回流平面的(de)處理(lǐ)也(yě)有問題；另外電路設計方面，針對主要的(de)電源沒有去耦電容設計，加之平面設計不當，極有可(kě)能形成時鐘與類比信號的(de)回流路徑耦合，因此懷疑是 15MHz 的(de)時鐘信號與類比信號之間的(de)平面耦合導緻了(le)串擾。
模擬思路
為了(le)確定時鐘信號對類比信號的(de)串擾大(dà)小以及找到耦合路徑並驗證優化(huà)方向，主要透過以下(xià)幾個步驟實現：
1. |
將 SIP 設計檔導入到 Cadence Clarity 3D Solver 模擬軟體中，進行 3D 全波電磁場模擬，將時鐘信號、類比信號以及相關網路的(de)電磁耦合關係一併提取出來，得(de)到精確的(de) S 參數模型。 |
|---|---|
a ) 層疊設置，結構是包含從 Die Pad 經過 Wirebond、封裝基闆、Solderball 到 PCB 的(de)整個封裝路徑。 |
層疊結構視圖
b ) 埠設置，添加 lumped port 如下(xià)圖，Die 一側的(de) port+ 在 Die pad 上，port- 在新增 REF 層上，透過 DGND 短接 port 實現統一回流，BGA 一側的(de) port+ 在 BGA pad 上，port- 在 PCB 的(de) REF 層上，透過過孔延伸實現統一回流。 |
Die 與 BGA 側埠視圖
c ) SIP 的(de) 3D 模擬視圖如下(xià)，在設置為層疊、埠以及模擬相關設置後，進行 3D 全波電磁場模擬。 |
SIP 模擬 3D 建模視圖
2. |
到 Cadence Sigrity Topology Explorer 中 搭建時域模擬連接，如下(xià)圖，包括時鐘激勵源 CLK (頻率為 15MHz，幅度為 5V)，然後調入 Clarity 3D Solver 中提取的(de) S 參數，將激勵源 CLK 的(de)輸出端接入 S 參數中時鐘的(de)輸入埠，輸出埠接一個觀察 Prob，將類比頻道輸出端進行 50 歐姆端接匹配，透過輸入端的(de) Prob 觀察後向串擾時域波形和(hé)頻域頻譜。 |
|---|
3. |
對設計進行 調整優化(huà)，驗證優化(huà)效果。採用(yòng)兩種方案，一種是增加電源的(de)去耦電容，如下(xià)圖，對主要的(de)幾個電源增加 104 (0402 的(de) 0.1uf) 電容，這裡除了(le)模型提取的(de)時候一起進行電源的(de) PDN 阻抗分(fēn)析，驗證去耦電容效果；一種是修改優化(huà)版圖設計，包括地銅重新處理(lǐ)，去掉孤島，打上地孔，平面層銅皮間距拉大(dà)等。反覆運算(suàn)模擬，驗證優化(huà)措施的(de)效果。 |
|---|
增加電源去耦電容視圖
版圖優化(huà)視圖
模擬結果分(fēn)析與改善
1. 原始設計分(fēn)析
類比信號 1 的(de)後向串擾時域波形如下(xià)圖所示，與類比信號 1 的(de)串擾量為 62mV 左右，這個量級還是很可(kě)觀的(de)，與測試結果相符，需要進行設計優化(huà)。
類比信號 1 的(de)後向串擾時域波形
類比信號 1 的(de)後向串擾頻譜如下(xià)圖所示，從頻譜上看，很明(míng)顯串擾的(de)主頻在 15MHz 處，說明(míng)給予時鐘激勵後，透過耦合路徑，確實時鐘信號的(de)雜訊傳導到類比信號 1 上去了(le)。
類比信號 1 的(de)後向串擾頻譜圖
類比信號 2 的(de)後向串擾時域波形如下(xià)圖所示，幅度較小，因為空間上該信號與時鐘信號距離較遠，隔離相對類比信號 1 要好。
類比信號 2 的(de)後向串擾時域波形
類比信號 2 的(de)後向串擾頻譜如下(xià)圖所示，雖然時域串擾幅度較小，但可(kě)以透過頻譜圖看出串擾的(de)主頻也(yě)在 15MHz，說明(míng)仍有時鐘信號雜訊耦合到類比信號 2 上。
類比信號 2 的(de)後向串擾頻譜圖
2. 改善方案——增加去耦電容
增加了(le)去耦電容後，重新模擬，類比信號 1 的(de)後向串擾時域波形如下(xià)圖所示，可(kě)見類比信號 1 的(de)串擾量由 62mV 降到了(le) 5.2mV。
增加去耦電容的(de)類比信號 1 後向串擾時域波形
增加去耦電容後的(de)類比信號 1 後向串擾頻譜如下(xià)圖所示，與沒加電容之前相比，下(xià)降了(le)一個數量級，換算(suàn)成 dB 值，大(dà)概下(xià)降了(le) 20dB 左右。
增加去耦電容的(de)類比信號 1 後向串擾頻譜圖
下(xià)圖為主要電源平面沒加電容與加電容後的(de) PDN 平面阻抗，在 100MHz 處，加了(le)電容的(de) PDN 阻抗基本都在 0.15 歐以下(xià)，而沒加電容的(de) PDN 阻抗則大(dà)很多(duō)，基本在幾十歐，最大(dà)到了(le) 300 歐，PDN 阻抗代表了(le)電源平面的(de)雜訊情況，可(kě)以非常明(míng)顯地看到加電容與否對電源平面雜訊的(de)影(yǐng)響。
電源 PDN 阻抗曲線
3. 改善方案——版圖優化(huà)
版圖優化(huà)後，重新模擬，類比信號 1 的(de)後向串擾時域波形如下(xià)圖所示，可(kě)見類比信號 1 的(de)串擾量由 62mV 降到了(le) 19mV。
版圖優化(huà)的(de)類比信號 1 後向串擾時域波形
增加去耦電容後的(de)類比信號 1 後向串擾頻譜如下(xià)圖所示，與設計沒優化(huà)之前相比，下(xià)降了(le)一個數量級，換算(suàn)成 dB 值，大(dà)概下(xià)降了(le) 10.5dB 左右。本次隻做(zuò)了(le)初步優化(huà)，後續如果有更全面的(de)改善設計的(de)話，預計可(kě)以得(de)到更好的(de)結果。
版圖優化(huà)的(de)類比信號 1 後向串擾頻譜圖
針對兩種改善措施，考慮到本案例是 SIP 類產品方案，增加電容的(de)解決辦法不可(kě)避免會擴大(dà)產品尺寸，這與 SIP 小型化(huà)的(de)特性背道而馳。所以，建議優先選用(yòng)優化(huà)設計的(de)辦法來降低幹擾提高(gāo)性能。
案例結論
本次案例利用(yòng) Cadence 的(de) Clarity 3D Solver 與 Topology Explorer 對故障 SIP 基闆進行了(le)類比信號的(de)幹擾模擬，成功地對測試中的(de)故障實施了(le)複現及定位，並給出了(le)兩種具體的(de)改善措施，本次案例體現出了(le)模擬在研發過程中的(de)重要意義，減少了(le)基闆改闆次數，縮短了(le)產品研發週期，降低了(le)研發成本。
歡迎點擊下(xià)方圖片，瞭解更多(duō) Clarity 3D Solver 功能！
歡迎點擊下(xià)方圖片，瞭解更多(duō) Allegro Package Designer Plus 指令功能！
本文授權轉載出處
封裝與高(gāo)速技術前沿
微信號：APDtech
歡迎關注 Graser 社群，即時掌握最新技術應用(yòng)資訊
