本文要點
 |
3D 積體電路從平面工藝發展而來，創造了(le)具有多(duō)個特徵層的(de)多(duō)層半導體封裝。 |
|---|---|
|
3D 積體電路主要在三個方面具有優勢，分(fēn)別是 功耗、訊號時序 和(hé) 混合訊號整合。 |
|
3D 整合是異構整合的(de)基礎，將更多(duō)不同的(de)功能整合到一個單一的(de)封裝中。 |
3D 積體電路將在高(gāo)速運算(suàn)處理(lǐ)器中得(de)到應用(yòng)
3D 積體電路的(de)優勢有目共睹，因此現代晶片中也(yě)使用(yòng)了(le) 3D 結構以提供現代高(gāo)速運算(suàn)設備所需的(de)特徵密度和(hé)互連密度。隨著越來越多(duō)的(de)設計整合了(le)廣泛的(de)功能，並需要一系列不同的(de)特徵，3D 整合將與異構整合逐漸融合，將不同的(de)晶片設計整合到一個單一的(de)封裝。本文將概述 3D 積體電路的(de)優勢，以及它們如何助力未來的(de)先進設備實現異構整合。
3D 積體電路的(de)優勢
在 VLSI 設計中，3D 積體電路的(de)一般結構相對簡單，如下(xià)圖所示。在這種類型的(de)系統中，積體電路是透過將特徵層堆疊在一起而構成的(de)。藉由垂直堆疊單個裸片 / 晶圓層，在兩個電路之間傳遞電訊號所需的(de)連接長度就會縮短。這種更短的(de)互連造就了(le) 3D 積體電路的(de)優勢。
3D 積體電路的(de)結構 [圖片來源：ARM]
3D 積體電路的(de)四大(dà)優勢
功耗更低
自 20 世紀 90 年代末以來，為了(le)降低功耗，設計人(rén)員開始縮小封裝尺寸，採用(yòng)新穎的(de)互連設計。在某種程度上，在積體電路中縮小封裝尺寸的(de)唯一方法是 以 3D 方式堆疊設計。縮短互連長度可(kě)以降低功耗，因為互連長度上的(de)直流電阻損耗較低。這一點非常重要，因為設計已經擴展到更小的(de)技術節點，需要更薄的(de)互連和(hé)更大(dà)的(de)直流電阻。
訊號轉換更快(kuài)
由於在這些設計中使用(yòng)了(le)較短的(de)互連，垂直互連的(de)總電容比水(shuǐ)準互連的(de)要小。這意味著互連中的(de)訊號將具有較低的(de) RC 時間常數，可(kě)以在接通(tōng)和(hé)斷開狀態之間進行更快(kuài)的(de)轉換。此外，由於總的(de)寄生電容較低，互連上的(de)訊號延遲也(yě)較低，確保了(le)開關從輸入到輸出的(de)傳播速度。得(de)益於這些因素，數位訊號的(de)串列資料速率更快(kuài)。
類比和(hé)數位整合
3D 整合可(kě)以將類比和(hé)數位電路塊整合到同一個封裝中，減少了(le)訊號完整性問題，而且不會大(dà)幅度增加封裝尺寸。在這些封裝中，數位和(hé)類比模組可(kě)以透過平面排列的(de)方式彼此分(fēn)開。儘管如此，在不過度增加封裝尺寸的(de)情況下(xià)，仍然可(kě)以在垂直方向上為每個模組添加更多(duō)的(de)功能。透過將模組隔離到各自的(de)區域內，更容易控制串擾和(hé)雜訊耦合，在設計中不會產生重大(dà)的(de)訊號問題。
節省空間
最後，由於封裝尺寸更小，最明(míng)顯的(de)優勢是可(kě)以節省空間。垂直堆疊的(de) 3D 積體電路可(kě)以做(zuò)到非常薄，與將電路模組分(fēn)散在半導體裸片的(de)廣闊空間內相比，3D 整合頗具優勢。因此，更多(duō)的(de)元件和(hé)功能可(kě)以整合在一塊 PCB 上，實現密度更高(gāo)的(de)設計和(hé)先進封裝。
儘管這些封裝很實用(yòng)，在訊號完整性方面也(yě)有優勢，但仍需要使用(yòng)模擬工具來確保設計按預期運行。在電路層面，透過 SPICE 模擬來評估可(kě)靠性，並透過場求解器應用(yòng)來進行物(wù)理(lǐ)佈局和(hé)封裝層面的(de)模擬。先進的(de)封裝應採用(yòng)多(duō)物(wù)理(lǐ)場分(fēn)析方法，以評估熱可(kě)靠性。積體電路設計師最好能在原型設計前發現封裝問題，並儘早優化(huà)設計。
異構整合的(de)未來發展
2019 年，三家 IEEE 協會 (電子封裝協會、光(guāng)子學會和(hé)電子零件協會) 共同發佈了(le)異構整合藍圖 (Heterogeneous Integration Roadmap，即HIR) 。該藍圖規定了(le)異構整合系統的(de)性能基準，其中多(duō)個電路和(hé)零件整合到一個半導體封裝中。此類設計是真正的(de)系統級封裝 (systems-in-package，即SiP)，其中多(duō)個半導體裸片零件整合到同一個封裝內。
AMD Fiji GPU 中使用(yòng)的(de)異構架構 [圖片來源：Design007，2020 年 10 月(yuè)刊]
這種新形式的(de) IC 設計看起來和(hé) PCB 設計工程師在電路闆上所做(zuò)的(de)工作一樣。這些零件已經利用(yòng)了(le) 3D 整合的(de)優勢，即多(duō)個 3D 積體電路被組合並連接到同一個封裝中。積體電路設計師可(kě)以採取更加模組化(huà)的(de)方式進行半導體設計，將不同裸片上的(de)多(duō)個零件用(yòng)矽基闆、玻璃基闆或在晶圓上作為單片積體電路整合到同一封裝中。
實現這種模組和(hé)功能整合主要歸功於矽通(tōng)孔 (through-silicon via，即 TSV)。最早在中介層上用(yòng) TSV 實現晶片堆疊的(de)零件之一是 CMOS 成像感測器。TSV 被用(yòng)來通(tōng)過感測器上的(de)中介層形成互連，以連接片上讀出電路。高(gāo)速運算(suàn)處理(lǐ)器可(kě)以採用(yòng)類似的(de)封裝方式；這方面的(de)第一個例子是 AMD 的(de) Fiji GPU (見上文)，該產品已於 2017 年發佈，使用(yòng) TSV 中介層將記憶體和(hé)圖形處理(lǐ)器整合在一個封裝中。
隨著封裝技術越來越先進，這種類型的(de)整合預計將繼續發展完善。晶片、裸片 - 晶圓 / 裸片-裸片結構和(hé)多(duō)晶片模組都體現了(le)現代積體電路中的(de) 3D 整合和(hé)更大(dà)的(de)特徵密度。
如果想為專門的(de)應用(yòng)開發更先進的(de)零件，設計師將繼續採用(yòng)帶有異構整合的(de) 3D 設計方法。如果想在設計中實現 3D 積體電路的(de)所有優勢，可(kě)以使用(yòng) Cadence 的(de)全套系統分(fēn)析工具。VLSI 設計師可(kě)以將多(duō)個特徵模組整合到新的(de)設計中，並定義連接，實現持續整合和(hé)擴展。強大(dà)的(de)場求解器提供全套軟體模擬功能，與電路設計和(hé) PCB 佈局軟體整合，打造完整的(de)系統設計工具包，適用(yòng)於各類應用(yòng)和(hé)各種複雜程度的(de)設計。
想要進一步瞭解 3D 整合和(hé)多(duō)個堆疊裸片封裝的(de)設計挑戰、生態系統要求和(hé)所需的(de)解決方案嗎？
歡迎免費下(xià)載白皮書《 3D-IC 設計的(de)挑戰和(hé)需求 》!
譯文授權轉載出處 (映陽科技協同校閱)
長按識別 QRcode，關注「Cadence 楷登 PCB 及封裝資源中心」
歡迎關注 Graser 社群，即時掌握最新技術應用(yòng)資訊
