By Cadence
如今 IC 封裝的(de)設計週期越來越短，我們必須儘早發現並糾正佈線問題，模擬愈發成為設計週期中不可(kě)或缺的(de)一部分(fēn)。Layout 工程師希望採用(yòng)一種快(kuài)速而準確的(de)方法，透過觀察附近信號引起的(de)阻抗值變化(huà)和(hé)高(gāo)耦合度來發現 layout 錯誤。但遺憾的(de)是，Layout 工程師通(tōng)常沒有機會使用(yòng)昂貴而複雜的(de)信號完整性工具。此外，在專案期限已經很緊張的(de)情況下(xià)，他(tā)們幾乎沒有時間學習一種複雜的(de)新工具。好消息是，Allegro® Package Designer Plus 工具內引入了(le)一個高(gāo)速分(fēn)析和(hé)檢查環境。Allegro Package Designer Plus SiP Layout Option 中新整合的(de)設計同步阻抗和(hé)耦合工作流程由 Sigrity™ 求解器提供支援，能夠以快(kuài)速簡單的(de)方式分(fēn)析 Layout 後的(de)封裝，使工程師無需再在複雜的(de)工具上花費時間和(hé)精力。
在新發佈的(de) Allegro SPB 17.4 版本中，Allegro Package Designer Plus with SiP Layout 增加了(le)一個新功能表，即 Workflow Manager。本文將帶領大(dà)家瞭解一下(xià)運行阻抗和(hé)耦合工作流程的(de)步驟。
步驟一：為封裝設計設置模擬環境
在開始模擬之前，請確保滿足以下(xià)幾點要求：
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設計必須具備一個地平面 |
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環境變數 sigrity_eda_dir 指向最新的(de) Sigrity 設置，可(kě)以透過 Setup ─ User Preferences ─ Paths ─ Signoise 來訪問該變數 |
步驟二：阻抗分(fēn)析工作流程
運行阻抗分(fēn)析工作流程可(kě)以識別並解決設計中真正的(de)阻抗問題。在功能表中選擇 Analyze——Workflow Manager，打開 Analysis Workflows 介面：
使用(yòng) Select Nets 選項來選擇設計中的(de)關鍵網路。這些 Nets 顯示在使用(yòng)者介面的(de) Selected (X)Nets 部分(fēn)。如果啟用(yòng) Apply Selection to All Workflows 核取方塊，所選擇的(de) Nets 也(yě)將應用(yòng)於耦合工作流程。
點擊 Start Analysis，開始模擬。如果看到下(xià)面的(de)失敗資訊，則表示沒有正確設置 sigrity_eda_dir 變數。請打開 User Preferences Editor，確認設置該變數並再次運行模擬。設置和(hé)運行模擬非常容易，可(kě)以很快(kuài)完成。
如果沒有看到以上消息，則說明(míng)運行成功，結果已載入到工作流程之中。阻抗分(fēn)析在模擬時忽略了(le)設計中存在的(de)引線鍵合。現在，選擇 Impedance Vision，在設計介面上疊加阻抗結果的(de)色彩編碼視圖。色彩編碼範圍從紅色到藍色，再加上匯總表，可(kě)以很容易地找到哪些地方信號阻抗很高(gāo)，需要快(kuài)速進行設計修復。高(gāo)阻抗可(kě)能是由各種原因造成的(de)，如接地平面存在間隙、層發生變化(huà)或走線寬度發生變化(huà)；但是，有一點是肯定的(de)——高(gāo)阻抗需要快(kuài)速進行設計修復。為了(le)使阻抗降到最低，可(kě)以點擊表格中的(de)資料點，找到該走線。然後修復問題，並重新運行模擬進行驗證。
保存分(fēn)析結果，並在之後需要時重新載入。也(yě)可(kě)以使用(yòng) Save Workflow 選項，保存完整的(de)工作流程選擇和(hé)設置，然後使用(yòng) Load workflow 選項導入工作流程，以便重新使用(yòng)保存的(de)工作流程。
步驟三：耦合分(fēn)析工作流程
在最後設計確認時，運行「耦合分(fēn)析」也(yě)可(kě)以發現潛在的(de)耦合問題。為此，請在 Analysis Workflows 使用(yòng)者介面的(de)下(xià)拉式功能表中選擇 Coupling Workflow。
按照(zhào)阻抗分(fēn)析流程中提到的(de)方法運行模擬。模擬完成後，選擇 Coupling Vision，在設計介面上分(fēn)析結果。有耦合問題的(de)走線會在畫面上突出顯示，並在表中列出受影(yǐng)響者 (victim) 和(hé)影(yǐng)響源 (aggressor) Nets。調整走線之間的(de)間距，以消除或減少耦合問題。然後再次運行分(fēn)析，檢查糾正措施是否有效。
總結
封裝設計中的(de)設計同步分(fēn)析可(kě)以幫助 Layout 工程師快(kuài)速找到並解決關鍵的(de)信號完整性問題，同時無需佔用(yòng)額外時間或資源來學習如何使用(yòng)複雜的(de)信號完整性工具。
譯文授權轉載出處 (映陽科技協同校閱)
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