By Eric Chen, Graser
【 PCB 設計同步分(fēn)析 】系列專題將解密六大(dà)隱藏分(fēn)析技巧，幫助 EE、Layout 人(rén)員在設計前期階段不需依靠 SI / PI 專家就能做(zuò)初步的(de)模擬分(fēn)析，快(kuài)速找出並排除常見訊號 / 電源問題，提升設計品質和(hé)效率。接下(xià)來會帶領大(dà)家一一解鎖 IR Drop、Coupling、Impedance、Crosstalk、Reflection、Return Path 分(fēn)析技巧，歡迎共同探討。
以往 PCB 設計團隊在考量佈線品質兩大(dà)基本議題 Coupling 耦合幹擾和(hé) Impedance 阻抗時，因為沒有適當的(de)工具和(hé)簡易的(de)流程，都得(de)在佈線後請 SI 人(rén)員作分(fēn)析，但依其分(fēn)析結果，PCB 設計人(rén)員卻又難以明(míng)確知道各問題的(de)位置而即時進行適當調整，以符合訊號特性和(hé)品質的(de)需求。
第二篇將與大(dà)家分(fēn)享如何使用(yòng) Allegro 的(de) Coupling 分(fēn)析功能，在 PCB 設計過程中預先進行訊號耦合分(fēn)析，幫助 Layout 工程師快(kuài)速找出可(kě)能發生耦合幹擾的(de)佈線問題，並能立即排除。
什(shén)麼是 Coupling?
在現實生活中，我們居住的(de)環境充斥著各種噪聲，不管是樓下(xià)街(jiē)道的(de)喇叭聲、隔壁鄰居的(de)電視聲，甚是在電話或對講機中偶而還會聽到別人(rén)的(de)對話。當這些雜音(yīn)影(yǐng)響到我們真正想聽的(de)內容時，就會形成所謂的(de)幹擾。所以現在市面上有雙層的(de)氣密窗(chuāng)，或是有強調主動降噪功能的(de)耳機出現，就是希望能隔絕這些雜音(yīn)，讓您耳根子能多(duō)點清淨或是隻留下(xià)您想聽的(de)美(měi)妙樂音(yīn)。
同樣的(de)! 對 PCB 設計上來說，在訊號傳輸上隨著佈線越密越近，訊號運作時會發生耦合而幹擾旁邊(左右還有上下(xià)層間)的(de)訊號，可(kě)能引起誤判而造成產品發生問題。
以下(xià)例子中傳輸訊號的(de)傳輸線，稱之為 aggressor line (攻擊走線) 或 active line (動態線)，會將一部份的(de)訊號傳到無訊號的(de)傳輸線上，稱為 victim line (受害走線) 或 quite line (靜態線) 而造成問題。
圖一
為什(shén)麼需要 Coupling 分(fēn)析?
一般在設計 PCB 時，為避免 Coupling 或 Crosstalk 的(de)狀況發生，有些公司會有 3W 三倍線寬這樣的(de)規範，所以可(kě)能會在 Constraint Manager 中設定 Spacing 的(de)間距值，或少數人(rén)會利用(yòng) Parallelism 設定可(kě)併行的(de)間距與允許長度的(de)搭配檢查值。這兩種的(de)好處是可(kě)以不須套用(yòng) Models，但缺點是準確度不足。
如以下(xià)左圖的(de)情況，當介質層很厚時，3W 的(de)三倍線寬下(xià)雖然間距值夠了(le)，但真的(de)不會幹擾嗎? 再者，即使是用(yòng) Parallelism 的(de)間距 / 允許長度檢查，也(yě)可(kě)能會有不能跨層檢查相鄰層幹擾等等的(de)問題。
圖二
這就是如下(xià)圖(三)在各種幹擾檢查準確比較中，左側所示的(de)兩種 Constraints 方式：Spacing 和(hé) Parallelism。 另外，若是要更準確就是如下(xià)圖(三)右側兩種方式: Estimated Xtalk 和(hé) Simulated Xtalk，但這就需牽扯到零件要掛上 Models 或是要拜託 SI team 執行相關分(fēn)析，因而需要更多(duō)的(de)設定時間和(hé)經驗及資源才能實現。
圖三
所以 IDA 新流程中的(de) Coupling 分(fēn)析檢查其特點為~不需要 Models 又可(kě)做(zuò)夠精準的(de)快(kuài)速分(fēn)析，簡單來說就是 -- 「Model不用(yòng)、經驗不拘」。
現在您隻要依照(zhào)後面的(de)檢查步驟，就有機會在 Layout 工具中實現耦合幹擾快(kuài)篩分(fēn)析的(de)目的(de)，而不需擔心是否有 Models 或是否還要拜託誰才能檢查，以提升 Layout 的(de)品質並且減少產品量產後因訊號不穩而需要召回的(de)重大(dà)損失。
PS. IDA 中的(de)另外一項 Impedance 阻抗分(fēn)析也(yě)是一樣「Model不用(yòng)、經驗不拘」照(zhào)著檢查流程執行就可(kě)以很快(kuài)實現佈線阻抗的(de)快(kuài)篩分(fēn)析，我們將在 下(xià)一篇 : Impedance 阻抗分(fēn)析技巧 分(fēn)享更多(duō)細節，請持續關注【 PCB 設計同步分(fēn)析 】系列專題。
如何執行 Coupling 耦合幹擾分(fēn)析
現在 Allegro 中導入了(le) Sigrity 專業的(de)模擬分(fēn)析技術，將 IDA (In-Design Analysis, 設計同步分(fēn)析) 帶入 PCB 設計流程之中，幫助 PCB 設計團隊預先且即時分(fēn)析訊號耦合問題，並修正不理(lǐ)想的(de)部分(fēn)，使設計效率提升，不良機率減少。下(xià)方影(yǐng)片將帶你快(kuài)速瞭解 Allegro 的(de) Coupling 分(fēn)析工作流程。
( 中文配音(yīn) ; 建議開啟音(yīn)訊聆聽觀看 )
想進一步了(le)解更多(duō)操作 Tips?
歡迎點擊下(xià)方圖片，下(xià)載 完整「 PCB 設計同步分(fēn)析六大(dà)隱藏技巧 」電子書。
本電子書為 PDF 版本，全文 94 頁，將以實例逐一解鎖６大(dà)分(fēn)析技巧，幫助您在設計前期階段不需依靠 SI / PI 專家就能做(zuò)初步的(de)模擬分(fēn)析，快(kuài)速找出並排除常見信號 / 電源問題，提升設計品質和(hé)效率。
※ 下(xià)一篇文章(zhāng)預告：Impedance 分(fēn)析技巧
更多(duō)【 PCB 設計同步分(fēn)析隱藏技巧 】系列專題文章(zhāng)：
 |
|---|