By Cadence
電腦領域總是在持續不斷地進步，始終有發展變化(huà)和(hé)更新反覆運算(suàn)等待著我們去體驗和(hé)探索。從頭開始打造一台新的(de) PC 是一種令人(rén)愉悅的(de)體驗，有新一代標準時更是如此。說到這裡，我們不得(de)不提到有關隨機存取記憶體 (RAM) 的(de)話題。具體來說是 DDR4 RAM，這恰好是市場上目前的(de)標準。RAM 的(de)重要性眾所周知，如果我們問到任何電腦或網路工程師，他(tā)們都會表示擁有再多(duō)的(de) RAM 也(yě)不為過。
基於 DDR4 實現的(de) PCB 架構改進
如前文所述，電腦技術領域的(de)格局不斷發展變化(huà)。隨著新標準的(de)出現，設備架構需要作出相應調整。這一表述同樣適用(yòng)於從 DDR3 到 DDR4 的(de)代際標準變化(huà)。
隨機存取記憶體的(de)這些進步也(yě)顯著提升了(le)整體性能。因此，想要利用(yòng)最新的(de) RAM，就需要改變 PCB 設計；正如 USB 標準從 USB 2.0 發展到 USB 3.0 時一樣。隨著市場對更強處理(lǐ)能力、更佳性能和(hé)更高(gāo)級功能的(de)需求不斷推動行業的(de)發展，這些類型的(de)改變是持續且必要的(de)。
儘管大(dà)多(duō)數人(rén)不會注意到或看到 PCB 設計所需的(de)架構變化(huà)，但這並沒有降低這些關鍵變化(huà)的(de)重要性。
實現 DDR4，PCB Layout 需要作出什(shén)麼改變？
雙倍數據速率 4 (Double Data Rate 4) 簡稱 DDR4，有兩種不同的(de)模組類型。其中一種模組類型是小型雙列直插式記憶體模組 (260 個接腳)，簡稱 So-DIMM，用(yòng)於筆記型電腦等可(kě)擕式計算(suàn)設備。另一種模組類型是雙列直插式記憶體模組 (288 個接腳) ，簡稱 DIMM，用(yòng)於桌上型電腦和(hé)伺服器等設備。
因此，架構的(de)第一個變化(huà)當然是接腳數所緻。上一反覆運算(suàn) (DDR3) 的(de) DIMM 使用(yòng) 240 個接腳，So-DIMM 為 204 個接腳。而前文提到的(de) DDR4 的(de) DIMM 使用(yòng) 288 個接腳。隨著接腳或觸點的(de)增加，DDR4 提供更大(dà)的(de) DIMM 容量、更好的(de)資料完整性、更快(kuài)的(de)下(xià)載速度和(hé)更高(gāo)的(de)能效。
各種類型的(de) DDR RAM 晶片
與這種整體性能改進一同出現的(de)還有一種彎曲設計 (底部) ，可(kě)以實現更好、更安全的(de)連接，並提高(gāo)安裝過程中的(de)穩定性和(hé)強度。此外，機台測試證明(míng)，DDR4 使性能提升了(le) 50%，最高(gāo)可(kě)達 3,200 MTs (每秒兆傳輸率) 。
而且，這些性能提升是在降低功耗的(de)情況下(xià)實現的(de)：每個 DIMM 僅耗費 1.2 伏，而不是上一代標準要求的(de) 1.5 至 1.35 伏。所有這些變化(huà)意味著 PCB 設計人(rén)員必須重新評估設計方法來實現 DDR4。
PCB DDR4 設計指南(nán)
如果我們希望電子設備或元件以最佳水(shuǐ)準運行，則需要精準的(de) PCB 設計，其中包括 DDR4 的(de)實現。這一點很好理(lǐ)解。除了(le)需要設計精度之外，還必須符合當今的(de)記憶體。
PCB 設計人(rén)員也(yě)必須考慮各種其他(tā)因素，例如空間分(fēn)配和(hé)關鍵連接。還需要管理(lǐ)初始設計階段，因為想要成功實施，設計必須滿足佈線拓撲和(hé)設計規範。
為了(le)有效管理(lǐ)資料，PCB 應遵循佈線和(hé)最佳實踐 (PCB)，否則會導緻若幹問題，包括易感性和(hé)輻射發射。PCB 設計人(rén)員還應該利用(yòng)適當的(de)技術來實現大(dà)規模扇出和(hé)高(gāo)邊緣速率，以保持低誤碼率和(hé) 1.6 至 3.2 Gbps 的(de)資料範圍。同樣，如果沒有適當的(de)設計技術，我們的(de) PCB 將遇到信號完整性問題並導緻串擾和(hé)由此產生的(de) (過度) 抖動。
DDR4 佈線指南(nán)以及長度和(hé)間距規則
在 PCB 設計中，想要實現最佳佈線路徑，需要正確放置 DIMM 連接器和(hé)正確使用(yòng)記憶體晶片。一般來說，DDR4 SDRAM 需要更短的(de)佈線和(hé)適當的(de)間距，以實現峰值時序和(hé)最佳信號完整性。PCB 設計人(rén)員還應在相關信號組中進行接腳交換。此外，在實現過程中，應避免信號佈線位於空隙處、信號層佈線彼此相鄰以及參考平面分(fēn)割。
同時，如果可(kě)以的(de)話，我們還應該在電源層或適當的(de)接地 (GND) 之間進行記憶體介面信號佈線。此外，可(kě)以透過在同一層的(de)同一位元組通(tōng)道組中進行 DQ (輸入/輸出資料)、DQS (資料選通(tōng)) 和(hé) DM (資料屏蔽) 信號佈線來説明(míng)減少或消除傳送速率差異。與 DQS 信號相比，時鐘信號的(de)傳播延遲更長，因此時鐘信號的(de)走線長度通(tōng)常需要比雙列直插式記憶體模組中最長的(de) DQS 走線更長。
最後，我們必須牢記，每個電路闆堆疊都是不同的(de)，間距要求也(yě)是如此。因此，必須利用(yòng)場求解器 (如 Cadence Clarity™ 3D Solver) 在臨界信號之間建立低於 -50dB 的(de)串擾。請注意：從時鐘到 DQS 沒有長度要求，但是從時鐘到命令 / 控制 / 位址有長度要求。長度要求取決於材料的(de) Dk (介電常數) 和(hé)每個 SDRAM 的(de)負載。
DDR4 層分(fēn)配和(hé)資料通(tōng)道參考
可(kě)以將 DQS、DQ 和(hé) DM 網路分(fēn)配給堆疊中任何可(kě)用(yòng)的(de)內部帶狀線層。而位址 / 命令 / 控制和(hé)時鐘應在更靠近 SDRAM 的(de)層上進行佈線，以最大(dà)限度地減少過孔耦合。
位址 / 命令 / 控制 SDRAM 過孔應該在每個 SDRAM 處添加連接到接地的(de)過孔 (陰影(yǐng)過孔) ，以減少過孔耦合。
此外，位址和(hé)控制參考電源層或接地取決於控制器。需要注意的(de)是，DIMM 有位址和(hé)控制參考電源層，而闆載 BGA (球柵陣列) 很少有位址和(hé)控制參考電源層。
DDR4 會給設計增添大(dà)量的(de)複雜性，
但遵守指南(nán)可(kě)以緩解這種情況。
DDR4 與上一代標準 (DDR3) 一樣，在實現時需要新的(de)設計方法。顯然，為了(le)適應升級後的(de)性能，設計要求有所變動，但這是創新的(de)副作用(yòng)。然而，遵循正確的(de)設計和(hé)拓撲技術可(kě)以最大(dà)程度地利用(yòng)這一當代的(de)新標準來提升性能。
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