在及時滿足要求方面，負責成功實現 DDR4 和(hé) DDR5 等記憶體介面的(de)信號完整性 (SI) 工程師面臨著重大(dà)挑戰。傳統的(de)設計工作流程通(tōng)常假定配電網路 (PDN) 處於理(lǐ)想狀態，不包含耦合信號、電源和(hé)接地平面的(de)不良效應，不會總是對 PCB 的(de) SI 問題 產生影(yǐng)響。當分(fēn)別分(fēn)析電源完整性 (PI) 和(hé) SI 問題時，同步開關雜訊 (SSN) 等基於電源的(de) SI 問題也(yě)會出現，從而導緻故障 (圖 1)。
圖 1：通(tōng)常來說，SI 和(hé) PI 分(fēn)析是分(fēn)開進行的(de)，SI 分(fēn)析假定 PDN 處於理(lǐ)想狀態。
然而，要在高(gāo)速 DDR 記憶體介面中準確發現 I/O 資料信號 (SI 分(fēn)析) 以及電源和(hé)接地平面 (PI 分(fēn)析) 的(de)影(yǐng)響，則需要考慮很多(duō)方面。事實上，這些並不是人(rén)們通(tōng)常認為的(de)獨立問題；非理(lǐ)想 PDN 總是會影(yǐng)響一些最常見的(de) SI 分(fēn)析參數，包括反射、串擾和(hé)時序。
什(shén)麼是兼顧電源影(yǐng)響的(de) SI 分(fēn)析
兼顧電源影(yǐng)響的(de) SI 分(fēn)析不僅考慮到了(le)非理(lǐ)想資料信號，而且考慮到了(le)非理(lǐ)想 PDN。例如，PDN 中的(de)雜訊主要影(yǐng)響系統抖動表現——進一步限制了(le)已經非常緊張的(de) DDR 介面時序預算(suàn)。
在 2D 模擬中計算(suàn)特性阻抗時，通(tōng)常假定電源和(hé)接地平面相同。平面彈跳 (也(yě)就是整個平面上電源節點與接地節點之間的(de)電勢差變化(huà)) 與走線阻抗失配引起的(de)反射耦合。電源 / 接地平面與資料走線之間的(de)任何耦合都會導緻串擾。最終，串擾會影(yǐng)響時序，因為它是對能量從一條走線到另一條走線的(de)意外運動的(de)度量。反射也(yě)會引起延遲變化(huà)並影(yǐng)響時序。
圖 2：理(lǐ)想電源接地與非理(lǐ)想的(de)電源接地
具有非理(lǐ)想電流返回路徑的(de) DDR4 和(hé) DDR5 資料匯流排上的(de)同步開關信號會導緻 SSN。並行資料線中的(de)每一個比特都彼此獨立工作，當信號同時觸發時，可(kě)能導緻電源上的(de)負載加大(dà)。這種「同步開關」會導緻電壓下(xià)降，進而使設備內的(de)接地電壓升高(gāo)至非零值。
最終，SSN 會對眼圖隨機抖動分(fēn)析產生不利影(yǐng)響，並對優化(huà) DDR 記憶體的(de)系統雜訊容限造成更多(duō)限制。通(tōng)常來說，SSN 分(fēn)析隻能由分(fēn)析工具透過使用(yòng)特殊的(de) I/O (兼顧電源影(yǐng)響的(de) IBIS 5.0+) 模型和(hé)互連模型 (耦合信號、電源和(hé)地面) 來執行。
IBIS 5.0+ 模型可(kě)以根據記憶體控制器和(hé)記憶體提供商來推斷，而兼顧電源影(yǐng)響的(de)互連模型提取自完整的(de)設計。傳統的(de) SI 工具沒有配備合適的(de)場求解器來充分(fēn)完成 SSN 分(fēn)析任務。此外，一旦將設計完全佈局並進行佈線，就很難在滿足截止日期要求的(de)前提下(xià)進行修改和(hé)優化(huà)。
大(dà)多(duō)數商業模擬平臺採用(yòng)傳統的(de)設計規則檢查程式，沒有考慮到信號的(de)雜訊影(yǐng)響，僅進行幾何規則檢查。這使得(de)在設計同步分(fēn)析和(hé)佈局後分(fēn)析期間很難檢測到任何有違設計約束的(de)「兼顧電源影(yǐng)響的(de)」方面，或者很難對 SI/PI 問題進行微調。
以下(xià)內容更加詳細地討論了(le)兼顧電源影(yǐng)響的(de) SI 分(fēn)析中每個流程步驟的(de)處理(lǐ)方式。
兼顧電源影(yǐng)響的(de)設計規則檢查程式
許多(duō)工程師喜歡使用(yòng)全波 3D 工具進行互連提取，但通(tōng)常來說，兼顧電源影(yǐng)響的(de)分(fēn)析使用(yòng)由混合求解器創建的(de) S 參數。工程師經常求助於利用(yòng)場解決方案、電路等效模型或同時利用(yòng)二者的(de)混合求解器。借助類似於時域 SPICE 的(de)模擬器，可(kě)以從透過模擬獲得(de)的(de)頻率回應中提取出簡單的(de)集總元件 (RLC) 寬頻 SPICE 模型，從而簡化(huà)無源輸入 / 輸出系統行為的(de)數學描述。
儘管全波 3D 方法大(dà)大(dà)放緩了(le)獲得(de)模擬結果的(de)速度，但是卻往往降低了(le)較高(gāo)頻率下(xià)的(de)建模精度，對於 DDR 介面中具有複雜結構的(de)十億位元通(tōng)道來說更是如此 (例如蛇形線、過渡、背鑽等等)。此外，從大(dà)型互連模型中提取時域模擬可(kě)能會導緻收斂問題，因為 S 參數模型在 DC 上沒有資訊，並且在較低頻率下(xià)可(kě)能無法運行。
「切割和(hé)縫合 (cut and stich)」方法為耗時較久的(de) 3D 全波求解器和(hé)精度較低的(de)混合求解器提供了(le)替代選擇。該方法對目的(de)地區域進行分(fēn)區，工程師可(kě)以隨心所欲地選擇求解器對 PCB 的(de)一部分(fēn)進行精確建模。這樣一來，需要更複雜分(fēn)析的(de) PCB 部分(fēn)可(kě)以使用(yòng) 3D 全波建模，而其它部分(fēn)則可(kě)以使用(yòng)混合工具來節省建模時間。儘管這種方法確實節省了(le)模型生成的(de)時間，但為了(le)弄清楚基於電源的(de) SI 變化(huà)，工程師每次對佈局進行校正調整時，仍然需要提取 SPICE 模型。
FDTD 方法
時域有限差分(fēn) (FDTD) 方法不必提取 S 參數，避免了(le)隨之而來的(de)潛在收斂問題。FDTD 方法與混合求解器一起使用(yòng)，以獲得(de)時功能變數結果，包括信號、電源和(hé)地面之間的(de)相互作用(yòng)。
Sigrity SPEED2000 引擎可(kě)從 Sigrity SystemSI 直接使用(yòng)，該引擎使用(yòng)搭配混合求解器的(de) FDTD 直接方法，整合了(le)電路求解器、傳輸線求解器和(hé)快(kuài)速電磁 (EM) 場求解器，以分(fēn)析資料和(hé)電源 / 接地平面之間隨時間變化(huà)的(de)相互作用(yòng) (圖 3)。線性激發作用(yòng)於大(dà)量的(de)信號網，以反映耦合雜訊下(xià)的(de)信號品質。這不需要大(dà)型 S 參數檔和(hé)非線性分(fēn)析，資料準確性不會受到影(yǐng)響。
圖 3：要評估同步開關雜訊 (SSN)，互連模型必須包括信號、電源、接地結構以及它們之間的(de)耦合。
使用(yòng) FDTD 方法的(de)混合求解器增強了(le)提取時的(de)傳統設計工作流程，允許工程師快(kuài)速分(fēn)析和(hé)評估任何兼顧電源影(yǐng)響的(de) SI 問題，而無需重複進行模型提取。這最終在 PCB / IC 封裝層面上產生了(le)更加準確的(de)模擬結果，兼具準確性和(hé)速度，並縮短上市的(de)總體時間。
例如，在 DDR 介面中，這種方法的(de)優勢顯而易見。在這種介面中，高(gāo)佈線密度在滿足串擾、時序、成本和(hé)空間限制的(de)同時，帶來了(le)長度匹配、間距和(hé)資料信號分(fēn)組等複雜的(de)佈局問題。堅持保守的(de)線長和(hé)間距可(kě)以滿足串擾和(hé)時序要求，但會加大(dà)電路闆面積。
另外，由於模擬中包含大(dà)量的(de) DDR 信號、DDR 電源 / 接地網和(hé)開路，傳統的(de) SPICE 時域模擬通(tōng)常具有更明(míng)顯的(de)無源性和(hé)因果性問題。使用(yòng)混合求解器實施 FDTD 方法能夠提供更準確的(de)、與實驗室結果相匹配的(de)模擬結果，從而加快(kuài)上市時間，並借助完整 DDR 匯流排界面的(de) 3D 模型提高(gāo)最終的(de)簽核水(shuǐ)準。
3D 全波建模的(de)最終簽核
為了(le)提高(gāo)準確性，需要提取帶電源和(hé)接地平面的(de)完整記憶體匯流排。對於大(dà)多(duō)數 3D 全波建模工具而言，這通(tōng)常是一件過於艱巨的(de)任務，會引發收斂和(hé)穩定性問題，因為先進的(de)多(duō)晶片 DDR 介面可(kě)能涉及數百個埠的(de)模擬。
在有限元法中，通(tōng)常是將解決方案擾動成更小的(de)時間步長來實現收斂，在權衡模擬時間的(de)情況下(xià)產生更加平滑的(de)輸出曲線。隨著模擬過程的(de)逐步進行，穩定性與誤差的(de)衰減有關。為了(le)使偏微分(fēn)方程的(de)解與離散化(huà)過程得(de)到的(de)計算(suàn)解達成一緻，這個解需要同時表現出穩定性和(hé)收斂性。
由於缺乏足夠的(de)計算(suàn)資源來充分(fēn)類比大(dà)型 DDR 介面，選擇使用(yòng) 3D 全波提取的(de)設計人(rén)員經常將其設計細分(fēn)為更小的(de)部分(fēn)。這需要高(gāo)水(shuǐ)準的(de)專業知識，並且容易出錯。此外，該方法通(tōng)常不適合反覆運算(suàn)設計過程——如果對佈局進行了(le)更改，則必須進行模型提取，然後重新運行模擬。
Clarity 3D Solver 的(de)問世改變了(le)這一切。與傳統的(de)場求解器技術相比，Clarity 3D Solver 可(kě)提供更快(kuài)的(de)模擬性能和(hé)無限容量(圖 4)。經過優化(huà)，Clarity 3D Solver可(kě)將作業分(fēn)發到多(duō)台低成本的(de)電腦上，並且與在更強大(dà)、更昂貴的(de)大(dà)記憶體伺服器上運行時同樣高(gāo)效。
圖 4：Clarity 3D Solver 實現可(kě)用(yòng)計算(suàn)資源與設計規模的(de)有效匹配。
得(de)益於此，Clarity 3D Solver 可(kě)以創建高(gāo)度準確的(de) 以用(yòng)於 SI 和(hé) PI 分(fēn)析的(de)S 參數模型。此外，Clarity 3D Solver 消除了(le)手動縮小建模結構尺寸的(de)風險。
結論
隨著資料速率提高(gāo)到十億位元速度和(hé)時序預算(suàn)收緊，DDR4 和(hé) DDR5 介面涉及到工程師們當今面臨的(de)最具挑戰性的(de) SI 問題。數十億位元的(de)平行匯流排介面涉及下(xià)降的(de)電壓擺幅、均衡的(de)收發器，嚴格的(de)誤碼率 (BER) 要求以及匹配的(de)傳輸線長度。為了(le)滿足嚴格的(de)時序約束，必須瞭解非理(lǐ)想 PDN 對 SI 的(de)影(yǐng)響。
傳統的(de) SI 分(fēn)析工作流程往往十分(fēn)繁瑣，因為兼顧電源影(yǐng)響的(de) SI 分(fēn)析通(tōng)常是在佈局後進行，佈局的(de)每一次更改都需要重複進行模型提取，以便充分(fēn)瞭解電源和(hé)地通(tōng)路波動對 SI 的(de)影(yǐng)響。經過驗證的(de)從前端到後端的(de)流程將最大(dà)程度地減少設計反覆運算(suàn)，並有助於按時、按預算(suàn)將產品推向市場。
譯文授權轉載出處
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