By Cadence
本文要點
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為高(gāo)速 PCB layout 做(zuò)好準備 |
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高(gāo)速設計中的(de)元件擺放和(hé) PDN 開發 |
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實用(yòng) PCB 高(gāo)速佈線建議 |
為了(le)滿足當今電子產品的(de)需求，數位電路的(de)速度變得(de)越來越快(kuài)。高(gāo)速設計曾經是一個冷(lěng)門的(de)電子產品領域，但如今，大(dà)多(duō)數產品至少會有一部分(fēn)需要「高(gāo)速設計」。這些設計要求 PCB 設計師按照(zhào)高(gāo)速規則和(hé)要求佈置電路闆；而對部分(fēn)設計師來說，這是一個全新的(de)領域。為此，本文總結了(le)一些最常見的(de)高(gāo)速 PCB 設計準則，希望對您的(de)高(gāo)速 layout 設計有所助益。
高(gāo)速設計的(de)設置
在開始 layout 設計之前，有很多(duō)設計和(hé)資料庫的(de)細節需要事先處理(lǐ)妥當。
電路圖
雖然在開始設計高(gāo)速 PCB layout 之前有很多(duō)內容需要設置，但大(dà)多(duō)數人(rén)對電路圖都沒有考慮太多(duō)。設計師應該驗證元件、模擬電路，並完成設計。但電路圖本身是否已經為 layout 準備妥當？如果設計師不能輕鬆地理(lǐ)解電路的(de)意圖，雜亂無序的(de)電路圖會讓 PCB layout 難上加難。例如，高(gāo)速訊號路徑需要按順序擺放，以便設計者能夠在 layout 中模擬元件的(de)位置。標記出希望 layout 團隊清楚瞭解的(de)設計區域也(yě)很有説明(míng)。其中包括：
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關鍵的(de)擺放位置，以及某些元件可(kě)能需要放在電路闆的(de)哪一面 |
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關鍵零件周圍的(de)禁止佈線區域 |
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高(gāo)速佈線資訊，包括佈線拓撲結構、測量長度和(hé)匹配長度 |
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差動訊號對和(hé)受控阻抗信息 |
高(gāo)速電路闆的(de)密集佈線
PCB 資料庫
用(yòng)於高(gāo)速設計的(de)零件 footprint 必須像 PCB layout 一樣進行檢查和(hé)驗證，同時也(yě)會涉及一些額外的(de)資料庫方面的(de)工作。例如，為了(le)在高(gāo)頻或射頻設計中保證訊號完整性，可(kě)能需要修改使用(yòng)的(de) footprint以減少焊盤尺寸。此外，一些 footprint 可(kě)能要縮減到最小尺寸，以適應高(gāo)密度設計的(de)要求。不過，零件的(de) footprint 應該盡可(kě)能地遵循行業和(hé)製造商的(de)規範，以符合可(kě)製造性設計 (DFM) 的(de)要求。許多(duō)設計工具，如 Cadence Allegro PCB Editor，可(kě)以提供線上資料庫瀏覽功能，用(yòng)於拉取指定供應商的(de) footprint 模型。
材料和(hé)零件
在開始 layout 設計之前，必須選擇用(yòng)於製造高(gāo)速電路闆的(de)材料。惡劣的(de)工作環境可(kě)能需要更堅固的(de)電路闆結構，需要使用(yòng)材料的(de)物(wù)理(lǐ)特性來計算(suàn)受控阻抗佈線：
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與製造商溝通(tōng)，確定電路闆是否需要高(gāo)速材料。 |
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強化(huà)環氧樹脂或 PTFE 材料可(kě)能是高(gāo)速和(hé)高(gāo)頻應用(yòng)的(de)更好選擇。 |
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FR-4 的(de)介電常數可(kě)能無法保持所需要的(de)阻抗值，或者導緻設計出現超出可(kě)接受範圍的(de)訊號損失。 |
PCB 零件也(yě)需要由製造商進行審查和(hé)確認。鑒於當下(xià)的(de)供應鏈問題，需要確保在開始設計之前有可(kě)用(yòng)的(de)元件。
闆層疊構
高(gāo)速設計需要特定的(de)闆層疊構，以便實現 EMI 屏蔽和(hé)訊號完整性。首先要考慮在內部層納入一個完整、連續的(de)接地平面。許多(duō)電路闆在整個電路闆疊構上還設置了(le)多(duō)個接地平面層，用(yòng)於微帶線或帶狀線配置中的(de)多(duō)層傳輸線佈線。闆層疊構需要在 PCB CAD 資料庫中建立，也(yě)可(kě)從外部來源導入。在這方面，如果 PCB 設計系統能夠與供應商直接溝通(tōng)來交換疊構資訊，則會十分(fēn)有幫助。
設計規則
PCB 設計系統通(tōng)常有一套非常全面的(de)設計規則和(hé)約束條件，可(kě)以針對設計進行設置。標準的(de)電路闆設計使用(yòng)零件和(hé)網路類來指定間距規則、走線寬度、過孔和(hé)其他(tā)約束。對於高(gāo)速設計，應該設置一套全新的(de)規則，包括：
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差動訊號對 |
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訊號路徑 |
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佈線拓撲結構 |
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測量和(hé)匹配的(de)走線長度 |
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走線調整參數 |
可(kě)以為每個設計設置這些規則；或者在許多(duō)情況下(xià)，從另一個 layout 中導入，以減輕設計師的(de)工作量。
系統參數
設置的(de)最後一項是參數。參數非常重要，包括顯示參數，如顏色和(hé)填充模式、網格、佈線偏好和(hé)其他(tā)一系列參數。透過管理(lǐ)這些參數，設計師可(kě)以提高(gāo)使用(yòng)工具時的(de)效率。
現在我們已經完成了(le)高(gāo)速設計的(de)設置，可(kě)以開始佈置電路闆。
PCB CAD 系統用(yòng)於設計顏色的(de)參數設置功能表
高(gāo)速零件擺放的(de) PCB 設計指南(nán)
高(gāo)速設計的(de)零件擺放依然需要與標準設計擺放遵循相同的(de)規則。為了(le)平衡起見，元件應均勻地分(fēn)佈在電路闆周圍，而且需要遵循製造和(hé)測試設計規則 (DFM 和(hé) DFT)。其中包括零件與其他(tā)元件、電路闆特徵和(hé)電路闆邊緣的(de)間距。高(gāo)溫運行的(de)零件應集中在一起，以盡可(kě)能多(duō)地利用(yòng)電路闆上的(de)區域來散熱，並且必須注意不能阻礙空氣在電路闆上的(de)流動。連接器和(hé)其他(tā)人(rén)機介面元件應擺放在技術人(rén)員容易接觸到的(de)地方，不同的(de)電源應相互分(fēn)散放置。
高(gāo)速設計的(de)不同之處在於，它需要在整個設計中實現最佳的(de)訊號完整性。訊號完整性的(de)主要部分(fēn)取決於接地平面上有清晰的(de)訊號返回路徑，以及確保數位和(hé)類比電路彼此分(fēn)離。因此，除了(le)要支援所需的(de)走線佈線外，零件擺放還必須確保清晰的(de)訊號返回路徑和(hé)電路隔離。為了(le)完成這種複雜的(de)零件擺放，通(tōng)常最好是在電路闆上佈置實際元件之前進行布圖規劃。布圖規劃有助於劃分(fēn)電路的(de)功能分(fēn)區，同時不需要不斷地移動元件。
隨著分(fēn)區一一確定，就該開始擺放零件了(le)。為此我們總結了(le)一些高(gāo)速零件擺放準則：
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在參考平面上為清晰的(de)訊號返回路徑留出空間。 |
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為密集的(de)資料和(hé)記憶體匯流排佈線留出佈線通(tōng)道的(de)間距。 |
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避免將元件擺放在類比和(hé)數位電路彼此交錯的(de)區域。 |
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元件擺放的(de)位置要確保高(gāo)速訊號路徑較短。 |
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訊號路徑可(kě)以包括路徑內的(de)多(duō)個零件，要根據電路圖中的(de)佈局來擺放。 |
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類比元件應盡可(kě)能地擺放在一起，以減少它們的(de)走線長度。 |
前文提到，在制定零件擺放計畫的(de)同時，應一同規劃 電源分(fēn)布網路 (PDN)。接下(xià)來，我們來瞭解一些 PDN 的(de)設計建議。
模擬和(hé)電源零件的(de)擺放
電源分(fēn)布網路 (PDN) 設計
在高(gāo)速電路闆中，精心設計 PDN 對電路闆的(de)最終電氣性能至關重要。如果沒有清晰的(de)訊號返回路徑，電路闆可(kě)能會產生大(dà)量的(de)雜訊，導緻產生錯誤的(de)訊號，幹擾電路的(de)正常運行。還可(kě)能導緻其他(tā)訊號完整性問題，如 EMI 和(hé)接地反彈。在參考平面上找不到清晰返回路徑的(de)返回訊號，最終可(kě)能會耦合到任何它們可(kě)以找到的(de)返回路徑上，其中也(yě)包括其他(tā)走線。這種無意的(de)耦合將產生共模電流，共模電流可(kě)能會產生電磁輻射，並帶來額外的(de)雜訊。為了(le)避免這些問題，以下(xià)是一些 PDN 設計建議。
使用(yòng)一個連續的(de)接地平面，不要分(fēn)割接地平面
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使用(yòng)零件擺放分(fēn)區來分(fēn)離數位和(hé)類比電路，而不是分(fēn)割接地平面。 |
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在對高(gāo)速傳輸線進行佈線時，確保它們在相鄰的(de)接地平面上有一條清晰的(de)訊號返回路徑。在較高(gāo)的(de)速度和(hé)頻率下(xià)，會自然而然地在走線周圍形成返回路徑，因此很容易規劃。 |
謹慎對待可(kě)能阻擋接地平面的(de)電路闆特徵
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在一個集中的(de)區域內有太多(duō)的(de)過孔、電路闆切口或其他(tā)障礙物(wù)，會破壞參考平面上的(de)清晰返回路徑。 |
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避免在鄰近接地平面有空隙的(de)位置佈設高(gāo)速傳輸線。 |
具有多(duō)個電源連接的(de)大(dà)接腳數高(gāo)密度零件
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處理(lǐ)器、記憶體和(hé)其他(tā)大(dà)接腳數的(de)高(gāo)密度零件使用(yòng)許多(duō)電源接腳來滿足其巨大(dà)的(de)電源需求。 |
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在這些連接中，每一個連接都需要一個盡可(kě)能靠近電源接腳的(de)旁路電容，以獲得(de)最佳的(de)電源濾波效果。 |
一旦電路闆的(de)網路連接和(hé) PDN 實現了(le)最佳配置，就可(kě)以開始佈線了(le)。
高(gāo)速佈線示例，可(kě)以看到走線經過了(le)調整
高(gāo)速走線佈線技巧
當電路闆上的(de)零件佈置妥當時，設計將有一個基本的(de)範本，表明(míng)走線應該如何佈置。不過需要注意，我們很可(kě)能仍然要移動元件，以完善和(hé)調整佈線——就像在任何 PCB 設計中一樣。以下(xià)是一些高(gāo)速佈線的(de) PCB 設計指南(nán)：
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確保充分(fēn)遵循線長、匹配長度、寬度、間距、層、受阻抗控制的(de)佈線參數、差動對、走線調整和(hé)過孔分(fēn)配的(de)設計規則和(hé)約束條件。 |
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根據獨特的(de)佈線需求，設置任何必要的(de)區域規則，並留出禁止佈線區域。 |
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除了(le)特定的(de)佈線拓撲結構和(hé)測量長度外，儘量讓佈線盡可(kě)能短且直接。 |
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不要在接地平面的(de)空隙或斷開處佈線。這可(kě)能會破壞訊號的(de)清晰返回路徑，並有可(kě)能造成前面討論的(de)訊號完整性問題。 |
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當對高(gāo)速訊號進行佈線時，要確保它們在相鄰的(de)接地平面上有一個清晰的(de)訊號返回路徑。 |
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對於敏感的(de)訊號 (如時鐘線和(hé)差動對)，確保它們與其他(tā)佈線之間留有額外的(de)間隙，通(tōng)常是標準走線寬度的(de)三倍。 |
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確保將高(gāo)速傳輸線佈設到它們被分(fēn)配的(de)層上，以保證它們在相鄰參考平面上的(de)返回路徑。 |
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避免通(tōng)過高(gāo)速傳輸線改變層的(de)屬性，但如果非要這樣做(zuò)，要儘量使它們與同一接地平面相鄰，以獲得(de)訊號返回路徑。如果層的(de)過渡段比層對更遠，就在訊號過孔旁邊使用(yòng)一個接地過孔作為返回路徑的(de)過渡。 |
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謹慎對待相互平行的(de)高(gāo)速傳輸線，因為它們可(kě)能產生串擾。 |
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注意層與層之間垂直方向的(de)串擾，其間距可(kě)能比同一層上並排的(de)兩條走線要小。 |
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在模擬佈線中使用(yòng)更寬的(de)走線。 |
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選擇較寬的(de)網格來放置過孔，為最大(dà)數量的(de)佈線通(tōng)道規劃過孔逃逸。 |
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儘量減少過孔的(de)使用(yòng)以減少電感，或者使用(yòng)盲孔、埋孔或微孔。 |
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注意不要在分(fēn)散過孔密集的(de)區域阻斷接地平面上的(de)返回路徑。 |
本文列出的(de)高(gāo)速 PCB 的(de)設計準則遠非詳盡無遺，但已足夠幫助我們開始著手高(gāo)速 PCB 設計。另外，記得(de)要充分(fēn)使用(yòng) CAD 工具的(de)功能。除了(le)上文已經談到的(de)設計規則和(hé)約束條件外，Cadence PCB 設計工具還有許多(duō)其他(tā)高(gāo)效功能，如：
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動態背鑽 |
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背鑽資訊跟隨設計，即時更新。設計調整後，無需手動更新背鑽資訊。 |
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微孔檢查 |
設定鐳射孔相關的(de)設計規則，確保 HDI 設計高(gāo)品質交付。 |
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參數化(huà)高(gāo)速結構 |
- 無需繁瑣選擇高(gāo)速結構要素，輸入參數即可(kě)生成所需高(gāo)速結構； |
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- 在設計中，像使用(yòng)過孔一樣使用(yòng)高(gāo)速結構 (替換、在 Constraint Manager 中設定)。 |
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3D Canvas |
讓設計者看到 PCB 實體，眼前展示的(de)是組裝完成的(de) PCB。 |
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DFM / DFA 設計 |
不同區域設置不同的(de) DFM / DFA 規則。 |
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Allegro Constraint Compiler |
將設計指南(nán)轉換為設計規則，實現規則同源，説明(míng)設計者快(kuài)速準確複用(yòng)規則。 |
同場加映 視頻解密 ｜ 高(gāo)速訊號最佳化(huà)過孔結構與背鑽處理(lǐ)
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譯文授權轉載出處 (映陽科技協同校閱)
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