By John Burkhert Jr
大(dà)家也(yě)許已經遇到過或即將面臨這個問題：
一個全新的(de)概念給團隊帶來了(le)商機，但是為了(le)節省時間而需要利用(yòng)已有的(de)設計來減少工作量。儘管單闆外形可(kě)以重複使用(yòng)，但是某個連接器的(de)位置卻不能複用(yòng)。
設計的(de)生搬硬套非常困難，這無異於削足適履。
「一個新設計，無論是原創還是翻新，都需要良好的(de)基礎。」
除了(le)過度擁擠的(de)問題之外，有時將全新或修改後的(de)電路放入預設的(de)形狀因素中，會比在電子器件周圍新建結構更加費力。這就好比與其改造一套不合心意的(de)精品房(fáng)，不如按照(zhào)自己喜好裝修一套毛坯房(fáng)來得(de)容易。一般而言，我採取的(de) 第一步措施是調研設計規則——檢查上一次反覆運算(suàn)的(de)密度指標，並讀取記錄新電路圖網表資料前後的(de)引腳數量等內容，這讓我清楚地瞭解接下(xià)來的(de)步驟。在這一步，單位面積的(de) pin 數 是我的(de)技術指標 。而接下(xià)來的(de)步驟重點請聽我逐一解釋——
1. 不破不立
注意打開、短路的(de)數量以及網表導緻的(de)缺失的(de)封裝是非常必要的(de)。layout 的(de)第一個實際操作是刪除導緻違反設計規則（短路）的(de)物(wù)件。不破不立，新的(de)設計不需要相同的(de)佈線；而定義了(le)舊的(de)射頻路徑及其所有接地過孔的(de)精心設計的(de)鋪銅恰恰是我們棄舊迎新的(de)阻礙。但是請記住這點：當元件並未固定下(xià)來時，試圖保持同一的(de)佈線會導緻重複壓力損傷。
2. 全盤皆在
透過仔細刪除器件周圍的(de)走線，再創建一個包含該器件本身及其 fan-out 和(hé)匹配電路元件的(de)模組（module），我們可(kě)以移植整個器件。接下(xià)來我們在 X 和(hé) / 或 Y 維度中按照(zhào)既定量移動部件組，訣竅是要準確地知道移動的(de)距離和(hé)方向。切記，在嘗試大(dà)幅度移動之前需要 保存資料。
下(xià)面針對器件必須被移動或成為可(kě)重用(yòng)的(de)候選物(wù)件的(de)情況，我們來做(zuò)一個演示：
圖 1 - 我們希望保留的(de) fan-out 和(hé)離散器件的(de)佈局
圖1 顯示了(le)我們想要「切割」的(de)器件。 紅色虛線內的(de)所有內容都必須清除，即器件本身加上左側的(de)元件列部分(fēn)。
圖 2 - 表層下(xià)面有過多(duō)內容
然而表層下(xià)面的(de)連線過多(duō)，大(dà)大(dà)增加了(le)我們的(de)操作難度。在這種情況下(xià)，我們可(kě)以逐層處理(lǐ)並刪除所有跨越虛線的(de)走線；或者我們可(kě)以預覽每層，然後在其周邊進行四次簡單切割，從而順利取走想要的(de)部分(fēn)。
圖 3 – 準備移動的(de)器件
現在，路徑已經清晰明(míng)顯，我們可(kě)以將整個器件重新放置。剩餘的(de)走線由於與開始時的(de)順序和(hé)層次相同，因此如果新位置相當接近，則連線可(kě)以一起恢復。我們此處沒有考慮電源，但將銅層重整為新拓撲結構的(de)過程需使用(yòng) highlight 命令和(hé)創意多(duō)邊形功能。
3. ( 重新 ) 校準設計規則
一旦整體的(de)晶片佈局概念獲得(de)批準，我們就應該能夠具體化(huà)密度級別。IPC 識別三種級別並具有最小、標準和(hé)最大(dà)尺寸的(de)設計規則。較大(dà)的(de)焊盤可(kě)以為每個部件提供更大(dà)的(de)空間，並且可(kě)以透過其寬大(dà)的(de)焊盤尺寸來說明(míng)解決節點溫度問題，從而提高(gāo)設計的(de)可(kě)靠性。
但是由於大(dà)焊盤不能通(tōng)過回流焊工藝保持元件的(de)完美(měi)對齊，而容易引起裝配線的(de)問題。請記住，切勿在同一塊闆上混合不同密度的(de)封裝，同一部件存在兩種焊料外形的(de)情況將導緻至少部分(fēn)焊點出現問題。
4. 層疊驗證
現在我們已經為舊的(de)電路闆配備了(le)新的(de)元件組合和(hé)連接方案，下(xià)一步即要驗證舊的(de)層疊。如果我們可(kě)以使用(yòng)佈線通(tōng)道將最複雜的(de)器件 fan-out，我們的(de)目的(de)就達成了(le)。但如果沒有改進的(de)餘地，甚至發生訊號無法完全消除的(de)情況，問題就變得(de)棘手了(le)。
這時候，我們就需要 與電路圖團隊進行有效溝通(tōng)。通(tōng)常而言，大(dà)多(duō)數問題的(de)解決方案都需要更多(duō)而非更少的(de)電路，我們也(yě)無法在發現問題之前解決問題。因此，在 layout 過程中進行中途改進是很正常的(de)。但是為了(le)最大(dà)程度降低問題的(de)棘手度，我們能做(zuò)到的(de)便是預見這個可(kě)能並 在 placement 的(de)時候，在各個地方留有餘量。
5. 「綠地」方法
「綠地」專案 －是指不受先前工作所施加的(de)限制條件的(de)專案。這是比擬在綠地上的(de)建設中，不需在現有建築或基礎設施的(de)約束下(xià)工作。
也(yě)許我們即將展開一個「綠地」項目：全新的(de)電路闆設計揭示了(le)全新的(de)產品外形，我們期望在某些位置具備新的(de)安裝孔。這會使電路闆原先寬裕的(de)區域變得(de)受限於封裝，同時又增加了(le)連接器的(de)數目。而其要點是—— PCB 正在往兩個方向發展：物(wù)理(lǐ)和(hé)電氣。團隊中的(de)每個人(rén)都從設計小部件這樣一般而又模糊的(de)概念開展項目，有時甚至直到項目的(de)最後一天， 我們才透過反覆運算(suàn)來確定最終的(de)設計形式。
除了(le)共同開發之外，我們已經達到了(le)所有元件都能設計在電路闆上的(de)水(shuǐ)準。Fan-out 研究或讓我們對舊的(de)層疊設計富有信心，或為我們提供新的(de)層疊設計；而不管怎樣，我們都因此實現了(le)第一個進度目標。
6. 佈局
現在是時候進行關鍵電路高(gāo)級模擬了(le)。將風險元素定義為高(gāo)速、寬頻和(hé)電源完整性這三大(dà)方面，使我們能夠在刻蝕任何銅之前透過虛擬反覆運算(suàn)而保持領先。連接所有「特殊」網路，使 SI / PI 專家進行深入研究。設計的(de)早期階段產生的(de)種種不確定性問題，迫使我們使用(yòng)現有技術來獲取對設計的(de)性能見解；而在我們現有的(de)設計技能中，模擬分(fēn)析顯然是最關鍵的(de)效率倍增器之一。
早在金拱門還是麥當勞的(de)時候，其經營者有句名言適用(yòng)於此：
「如果你有時間靠著休息，你就有時間打掃衛生」
這意味我們要在忙碌的(de)間隙搞定小事。
當我們為模擬進行修改時，也(yě)是 瞭解絲印、裝配子面闆和(hé)各種可(kě)交付成果的(de)好時機。很可(kě)能 10％ 的(de)部件將被移動，參考指示器則必須在電路闆完成時再次進行對齊。而這意味著，我們在關鍵的(de)流片時間裡不需要在意其他(tā) 90％ 的(de)部件。在 layout 過程中巧妙地使用(yòng)停工時間有助於推動我們的(de)設計成功。
總結
一個新設計，無論是原創還是翻新，都需要良好的(de)基礎。而該基礎的(de)原則是圍繞設計需求，並將這些需求轉化(huà)為電氣約束和(hé)機械標準。最終佈局脫胎於一次次的(de)揭露設計痛點的(de) fan-out 優化(huà)中，而這實際上就是要為 layout 付出大(dà)量的(de)時間：有史以來最複雜的(de) PCB 設計就誕生於周而復始的(de)失敗。
我們的(de)工作始于清理(lǐ)舊部件並且要持續管理(lǐ)，這樣設計階段的(de)後期工作才不會成為設計規則檢查的(de)噩夢。將時間管理(lǐ)和(hé)專注於捕獲設計意圖（規則）作為佈局階段的(de)一部分(fēn)，會使我們（或自動佈線器）在解決其餘難題時處於有利位置。前期的(de)努力付出不僅會在當下(xià)的(de)設計中得(de)到回報，更會在日後的(de)工作中收穫額外的(de)驚喜。良好的(de)開始雖不能保證良好的(de)結局，但糟糕的(de)開頭則意味著出局無疑。明(míng)智地去選擇，讓我們一起笑(xiào)到最後 。
文章(zhāng)授權轉載出處
長按識別 QRcode，關注「Cadence 楷登 PCB 及封裝資源中心」
歡迎關注 Graser 社群，即時掌握最新技術應用(yòng)資訊
