隨著 PCB 上高(gāo)速訊號速率的(de)提升，高(gāo)速設計方案會在 PCB 設計中引入比較多(duō)的(de) DRC，最常見的(de)是 K/L、K/V 等 DRC。設計者允許這些 DRC 的(de)存在，但是這些 DRC 的(de)占比已經超過整闆 DRC 的(de) 50% 以上，他(tā)們的(de)存在會降低 ALLEGRO 的(de)運行速度，甚至延長某些操作的(de)執行時間（例如：更新 DRC、Database check等），還影(yǐng)響投闆前的(de) DRC 排查效率和(hé)品質。Allegro17.2 的(de) Via structure 功能，可(kě)以幫助設計者去除這些 DRC，提升設計效率和(hé)設計品質。
步驟一：根據需求創建 Via structure
設計者可(kě)以根據需求，創建不同的(de) Via structure，Via structure 可(kě)以包含您所需要的(de)設計物(wù)件，例如 Via、Shape（包括 RKO）、Cline 等。Via structure 的(de)創建方法很簡單，找到如下(xià)的(de)命令，按照(zhào) Command 欄的(de)提示即可(kě)順利完成。下(xià)面舉一些我們已有的(de)例子，僅用(yòng)於說明(míng)使用(yòng)方法。
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晶片側的(de) Via structure 範例，Via structure 可(kě)以隻是 Cline，也(yě)可(kě)以是 Via、shape、Cline 的(de)合成體。 |
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高(gāo)速佈線層切換的(de) Via structure 範例。 |
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連接器側的(de) Via structure 範例。可(kě)以隻包含 Cline 和(hé)您所需的(de)其他(tā)物(wù)件。 |
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步驟二：在設計中調用(yòng) Via structure
Via structure 定義完成後，我們可(kě)以在設計中直接調用(yòng)，然後將其連接起來，即可(kě)完成高(gāo)速鏈路的(de)佈線。如下(xià)的(de)實例中，應用(yòng)上面提到的(de)幾個 Via structure 範例，完成了(le)一個高(gāo)速鏈路的(de)設計。設計完成後，K/L、K/V 等報錯不再出現，設計變得(de)更加有效，更有利於提升設計品質。
Allegro 的(de) Via structure 功能，可(kě)以幫助設計者消除 PCB 上為了(le)落實設計需求而引入的(de)合理(lǐ)的(de) DRC。讓設計更加高(gāo)效、高(gāo)品質，且可(kě)以促進高(gāo)速訊號設計的(de)一緻性（每次遇到同類設計，都可(kě)以直接調用(yòng)已有的(de)範本）。
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