By Jiefu Wu, Graser
【 PCB 設計同步分(fēn)析 】系列專題將解密六大(dà)隱藏分(fēn)析技巧，幫助 EE、Layout 人(rén)員在設計前期階段不需依靠 SI / PI 專家就能做(zuò)初步的(de)模擬分(fēn)析，快(kuài)速找出並排除常見訊號 / 電源問題，提升設計品質和(hé)效率。接下(xià)來會帶領大(dà)家一一解鎖 IR Drop、Coupling、Impedance、Crosstalk、Reflection、Return Path 分(fēn)析技巧，歡迎共同探討。
現今電子產品複雜度越趨增加，訊號速度越來越快(kuài)，在訊號傳輸的(de)過程中，如果訊號不斷反射便會對電子產品的(de)運作造成影(yǐng)響，而這又與阻抗連續性以及阻抗匹配息息相關；而如何避免訊號反射，除了(le)在硬體設計時的(de)規劃外，在 PCB 設計階段針對訊號傳輸路徑進行分(fēn)析和(hé)走線最佳化(huà)，並使傳輸訊號的(de)發送與接收端阻抗匹配，亦是確保產品性能良好的(de)不二法門。
本篇將透過設計實例詳解如何使用(yòng) Allegro IDA (In-Design Analysis, 設計同步分(fēn)析) 的(de) Reflection 分(fēn)析功能，在 PCB 佈線過程中同步進行訊號反射分(fēn)析，隻要搭配零件模型的(de)掛載，EE 或 Layout 人(rén)員可(kě)以不需要倚靠 SI 人(rén)員，便能於設計中同步進行 SI 等級的(de)訊號反射分(fēn)析，即時確認並修正 PCB 設計，降低失敗的(de)機率，並且減少重工的(de)時間。
本文重點:
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常見訊號反射問題 |
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Reflection 分(fēn)析挑戰 |
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如何設計同步進行 Reflection 分(fēn)析 |
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零件模型設定訣竅 |
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Reflection 分(fēn)析結果解析 |
什(shén)麼是 Reflection?
PCB「訊號傳輸線」上的(de)意外回音(yīn)
先前我們提到如何簡單的(de)利用(yòng) Impedance 分(fēn)析 來確認 PCB 上傳輸線的(de)特性阻抗，現在是時候挑戰巨人(rén)歌(gē)利亞，更深入地對訊號做(zuò)進一步分(fēn)析了(le) (加油，大(dà)衛)。
而什(shén)麼是 Reflection (訊號反射)?
我們之前說到，將 PCB 上的(de)訊號線想像成自來水(shuǐ)管，水(shuǐ)在水(shuǐ)管中流動。當水(shuǐ)從比較寬的(de)水(shuǐ)管往下(xià)流動時，突然尾段水(shuǐ)管變窄了(le)，部分(fēn)的(de)水(shuǐ)流無法繼續前進，那就會往回沖了(le)。同樣的(de)情況拿到 PCB 上來說，傳送端與接收端阻抗不匹配即會造成信號的(de)反射，此時接收端會將一部分(fēn)電壓反射回傳送端，造成傳輸線中正在傳送出去的(de)信號與反射回來的(de)信號彼此你儂我儂，互相幹擾。此外，傳輸線經過貫孔或是連接器，以及參考地平面不連續，也(yě)均會造成訊號反射。訊號不穩定，系統運作就不正常。
想像你對著空無一人(rén)的(de)空屋叫喊，竟然聽到不應該得(de)到的(de)回應，豈不嚇死人(rén)。
為什(shén)麼需要 Reflection 分(fēn)析?
訊號走線 - 失之毫釐、差之千裏
一般在設計 PCB 時，Reflection (訊號反射) 常於以下(xià)幾種情況發生：
1. |
傳送端與接收端阻抗不匹配。 |
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2. |
訊號線寬改變導緻阻抗不連續。 |
3. |
傳輸線過孔或連接器導緻阻抗不連續。 |
4. |
訊號線參考的(de)地平面 (GND) 有壕溝 (Moat) 導緻阻抗不連續。 |
以往 EE / PCB Layout 工程師在設計產品時，多(duō)半會沿用(yòng)經驗法則，或是使用(yòng)其他(tā)分(fēn)析工具做(zuò)基本確認。但最多(duō)時候會需要專業 SI 人(rén)員幫忙對 PCB Layout 做(zuò)實際模擬，得(de)到精確的(de)結果之後，再針對異常處做(zuò)修正。而這一來一往的(de)討論與資料往返便耗費了(le)許多(duō)時間；尤其在交期趕的(de)時候，SI 人(rén)員火大(dà)，EE / PCB Layout 人(rén)員苦不堪言，交期延遲，客戶發飆。
PCB Layout 上的(de)走線千百條，需要注意的(de)地方太多(duō)，尤其訊號頻率越來越高(gāo)，速度越來越快(kuài)，有時候失之毫釐，差之千裏，差那麼一點點就會造成嚴重的(de)影(yǐng)響；當客戶不斷要求修改設計的(de)時候，有些細節更不能不注意，尤其是在會造成訊號反射的(de)部分(fēn)。
在很多(duō)時候，Layout 上的(de)走線已做(zuò)調整，貫孔的(de)部分(fēn)也(yě)做(zuò)了(le)初步確認，該加上的(de)電阻 / 電容也(yě)加上了(le)；但對於更高(gāo)速敏感的(de)訊號，我們必須看得(de)更深入。這時候便會需要進一步為零件掛上 Models，進行分(fēn)析時才能有零件的(de)行為，並得(de)到更為精確的(de)結果，最後做(zuò)細部的(de)修正。
如果這些細部分(fēn)析在 PCB 設計端便能夠執行，利用(yòng)直觀的(de)輔助分(fēn)析工具幫助工程師即時分(fēn)析、即時檢查、即時修正，將可(kě)大(dà)大(dà)減少錯誤發生的(de)機會並減少各方討論的(de)時間。交期不延遲，大(dà)家開心。
如何執行 Reflection 分(fēn)析
現在 Allegro 中導入了(le) Sigrity 專業的(de)模擬分(fēn)析技術，將 IDA (In-Design Analysis, 設計同步分(fēn)析) 帶入 PCB 設計流程之中，EE 或 Layout 工程師隻需再多(duō)掛載零件模型，就可(kě)以輕鬆實現 SI 等級的(de)訊號反射分(fēn)析，預先掃除訊號線上的(de)意外回音(yīn)!
下(xià)方影(yǐng)片先帶你快(kuài)速瞭解 Allegro 的(de) Reflection 分(fēn)析工作流程。
( 中文配音(yīn) ; 建議開啟音(yīn)訊聆聽觀看 )
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※ 下(xià)一期預告：Return Path 分(fēn)析技巧
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