電子設計自動化(huà)領域領先的(de)供應商 Cadence，與諸位分(fēn)享 Cadence Allegro、Sigrity 等產品最新的(de)科技成果和(hé)進展，並向電子設計工程師展示 Cadence 獨有的(de) PCB 和(hé)封裝設計解決方案。「升級到 Allegro17.2-2016 的(de) 10 大(dà)理(lǐ)由」系列繼續推出，歡迎共同探討~~今天帶來的(de)是「升級到 Allegro 17.2-2016 的(de) 10 大(dà)理(lǐ)由之 4：行業領先的(de)背鑽能力」。

背鑽的(de)發展歷程

15 年來，在很多(duō)電子設計中處理(lǐ) 5Gbps 或更高(gāo)頻率的(de)高(gāo)速介面佈線已越來越常見。在信號貫孔上存在 Stub 的(de)情況下(xià)，高(gāo)速信號換層將會對信號完整性產生巨大(dà)影(yǐng)響。總的(de)來說，這些短截線會造成阻抗不連續和(hé)信號反射，嚴重影(yǐng)響有效資料傳輸速率的(de)提升。

如何消除電子短截線？

	使用(yòng)一種稱之為背鑽的(de)制闆工藝，有時也(yě)被稱為控制深度貫孔。
	做(zuò)好規化(huà)和(hé)控制，保證高(gāo)速信號走在特定的(de)佈線層，以此來減小 Stub 的(de)影(yǐng)響。
	用(yòng)盲埋孔和(hé)微孔技術來布高(gāo)速信號，這種方案可(kě)以解決一些局限和(hé)擔憂，但會增加製造成本，而且壓接連接器的(de)管腳仍需用(yòng)背鑽技術來消除 Stub。

早些年，製造商會根據關鍵網路清單，識別使用(yòng)背鑽的(de)地方並做(zuò)適當的(de)調整。

在設計中引入背鑽過程，有時對管理(lǐ)來說是個噩夢，需要與製造商更緊密合作。製造商會移除盡可(kě)能多(duō)的(de)指定高(gāo)速信號的(de)短截線，根據增加的(de)背鑽尺寸調整每個背鑽位置的(de)特性、驗證銅間距，來維持設計完整性。

為了(le)讓設計資料傳遞更順暢，在 Allegro 15.7 中，早已為簡化(huà)製造端的(de)資料處理(lǐ)打下(xià)了(le)穩固的(de)基石。

作為曾經的(de)客戶，2005 年底，我曾是 Allegro^® PCB Designer 15.7 Beta 測試團隊的(de)一員。我很高(gāo)興見證 / 測試了(le) Allegro 新的(de)背鑽解決方案。通(tōng)過允許設計人(rén)員標識需背鑽的(de)網路，基於器件和(hé)引腳的(de)屬性分(fēn)析並識別背鑽位置等功能，使 Allegro 更上一層樓。需背鑽的(de)位置包含在背鑽報告中，標有特殊的(de)背鑽符號，生成用(yòng)於生產的(de) NCDrill 檔。即使有了(le)這些提升，但仍然存在人(rén)為確保一緻性的(de)步驟（支援背鑽位置有多(duō)種焊盤，手動設置背鑽禁止區，允許製造商調整背鑽尺寸）。

隨著時間的(de)推移，可(kě)以清楚地認識到未來的(de)增強將會改進這個流程，會提供分(fēn)析設計並且調整背鑽位置特性的(de)功能，同時生成完整的(de)製造資料包來實現流水(shuǐ)化(huà)製造。

Cadence 與製造商和(hé)客戶合作，調整了(le)現有的(de)解決方案，除了(le)製造商移除大(dà)部分(fēn)後處理(lǐ)步驟，還增強了(le)幾個區域的(de)工具來支援背鑽流程。作為一位元產品工程師，我能夠根據我自己之前作為客戶的(de)經歷、並搜集客戶們的(de)回饋來調整這些功能。

	封裝庫中的(de)焊盤支持背鑽定義
	有特定標識的(de)背鑽尺寸
	增強背鑽焊盤進入和(hé)焊接掩膜
	增加層禁區 / 間距