本文翻譯、轉載自 2019 年 9 月(yuè)發佈於 Signal Integrity Journal 的(de)文章(zhāng)《 On-Board Decoupling Capacitor Optimization 》。

電源完整性（PI）分(fēn)析的(de)目的(de)是確保系統中所有晶片供電充足且穩定。隨著印刷電路闆日益複雜、系統尺寸持續減小，確保關鍵晶片的(de)電源穩定變得(de)越來越重要。設計階段儘早優化(huà)其位置和(hé)數值將降低後期設計變更或電路闆重新設計的(de)風險。透過將電源網路的(de)阻抗保持在特定目標 [1] 以下(xià)，可(kě)以確保關鍵晶片的(de)供電穩定。

去耦電容可(kě)以在一定頻率範圍內降低阻抗，且這種方法成本較低。選擇闆載去耦電容來優化(huà)電源層的(de)阻抗時，需要考慮許多(duō)參數 [2]。為了(le)將電源層的(de)阻抗降至安全目標以下(xià)，不僅要考慮電容的(de)數量和(hé)位置，還要考慮電容量、等效串聯電感（ESL）、等效串聯電阻（ESR）以及安裝電感。

以上許多(duō)參數都可(kě)以簡化(huà)為電容的(de)「有效半徑」這一指標 [3]。有效半徑是指電容周圍可(kě)有效減小電源波動的(de)近似半徑。有效半徑隨頻率而變化(huà)，而且ESL增加時會顯著減小（圖1）。

電源網路的(de)佈局改變會導緻闆載去耦電容的(de)回路電感發生較大(dà)變化(huà)。判斷去耦電容在降低電源網路阻抗的(de)有效性時，晶片電源引腳與電容之間的(de)回路電感量是一個關鍵指標。此外，透過回路電感來優化(huà)去耦電容的(de)配置可(kě)降低電源網路的(de)阻抗並提高(gāo)電源分(fēn)配網路（PDN）的(de)穩定性，而且這種方法毫無成本。

針對 DDR-4 設計中去耦電容的(de)配置和(hé)選擇，下(xià)圖展示了(le)一個快(kuài)速優化(huà)過程，該設計包括一個帶有兩個菊輪鍊式雙列直插存儲模組（DIMM）的(de)存儲控制器。佈局之後，需要快(kuài)速分(fēn)析並向 layout 工程師回饋。我們透過混合求解器，利用(yòng)二維自我調整有限元網格化(huà)方法來分(fēn)析去耦電容變化(huà)的(de)影(yǐng)響。我們的(de)分(fēn)析針對 20 MHz 以下(xià)，在這種頻率下(xià)，PCB 設計中使用(yòng)的(de)表面貼裝電容元件的(de)阻抗會有很大(dà)作用(yòng)。

在這樣的(de)頻率下(xià)，電磁場的(de)波長是 。這個波長是根據電磁場的(de)速度 計算(suàn)所得(de)，其中： c 是空氣中的(de)光(guāng)速，假定相對介電常數，這一常數在基於 FR-4 的(de)設計中較普遍。這個波長明(míng)顯大(dà)於我們考慮的(de) PCB 設計尺寸，因此準靜態近似成立，而且我們的(de)模擬可(kě)以為電路闆設計團隊提供快(kuài)速回饋。

圖 2 顯示了(le)一個 PCB 的(de)剖視圖，其中有一個晶片，由單個電源網路供電。圖中顯示了(le)影(yǐng)響電源網路的(de)多(duō)種去耦電容，包括電壓調節模組（VRM）附近的(de)儲能電容、晶片附近的(de)表面貼裝電容以及封裝內嵌的(de)片載電容。這些不同類型的(de)電容可(kě)降低不同頻率範圍內的(de)電源網路阻抗。在此，我們將重點關注IC附近表面貼裝電容的(de)配置，因為電路闆設計團隊在這些電容的(de)配置和(hé)選擇上通(tōng)常有相當大(dà)的(de)靈活性。

回到之前的(de) DDR-4 設計，接下(xià)來我們分(fēn)析設計中的(de)電容數量和(hé)類型優化(huà)。圖 4 的(de)左圖中是優化(huà)過程中使用(yòng)的(de)不同電容模型。優化(huà)時在不到 30 分(fēn)鐘的(de)時間內分(fēn)析了(le)該設計中配置的(de) 100 多(duō)個去耦電容，得(de)到的(de)結果在 10MHz 以下(xià)低於目標值。可(kě)以看到，即使所有電容都對地短路，10 MHz 以上時電源網路的(de)阻抗也(yě)會高(gāo)於目標阻抗（圖 4 右圖）。

最終方案中的(de)電容數量與原始設計相同，但可(kě)以實現明(míng)顯更低的(de)電源網路阻抗。儘管完整的(de)電源分(fēn)配網路分(fēn)析還應包括與 VRM 連接的(de)儲能電容以及封裝內去耦電容，但它們分(fēn)別在較低和(hé)較高(gāo)頻率下(xià)作用(yòng)最大(dà)。圖中展示的(de)都是與闆載表面貼裝電容相關度最高(gāo)的(de)頻率範圍。

[1] Smith, L. D. and Bogatin, E. Principles of Power Integrity for PDN Design Simplified. Prentice Hall, 2017. pp 10-12.

[2] Novak, I. “Comparison of Power Distribution Network Design Methods: Bypass Capacitor Selection Based on Time Domain and Frequency Domain Performances.” TecForum MP3, DesignCon 2006.

[3] Chen, Huabo, Jiayuan Fang, and Weimin Shi. "Effective decoupling radius of decoupling capacitor." IEEE 10th Topical Meeting on Electrical Performance of Electronic Packaging. IEEE, 2001.

[4] Team-based PDN Design with PowerTree, PowerDC, and OptimizePI Rapid Adoption Kit. http://support.cadence.com 2017.