在人(rén)工智能 (AI) 、機器學習(xí) (ML) 和(hé)數據挖掘的(de)狂潮中，我們對(duì)數據處理(lǐ)的(de)渴求呈現出前所未有的(de)指數級增長(cháng)。面對(duì)這(zhè)種前景，内存帶寬成了(le)數字時(shí)代的(de)關鍵“動脈”。其中，以雙倍數據傳輸速率和(hé)更高(gāo)的(de)帶寬而聞名的(de) DDR (Double Data Rate) 技術作爲動态随機存取存儲器 (DRAM) 的(de)重要演進，極大(dà)地推動了(le)計算(suàn)機性能的(de)提升。從 2000 年第一代 DDR 技術誕生，到 2020 年 DDR5，每一代 DDR 技術在帶寬、性能和(hé)功耗等各個(gè)方面都實現了(le)顯著的(de)進步。
如今，無論是 PC、筆電還(hái)是人(rén)工智能，各行業正在加速向 DDR5 新紀元邁進。今年，生成式 AI 市場(chǎng)蓬勃發展，用(yòng)于大(dà)型模型應用(yòng)的(de) AI 服務器大(dà)力推動了(le)對(duì) DDR5 的(de)需求。随著(zhe)内存市場(chǎng)需求的(de)回暖，内存芯片供應商們已著(zhe)手在今年第 4 季度全面拉高(gāo) DDR5 産能，逐步取代現今的(de) DDR4。
DDR5 的(de)新時(shí)代已經來(lái)臨，然而，一些挑戰也(yě)阻礙了(le)産業的(de)進一步發展。
DDR5 時(shí)代超高(gāo)速性能背後的(de)設計挑戰
2020 年 7 月(yuè)，DDR5 内存技術标準正式發布，标志著(zhe)内存技術開啓了(le)新的(de)篇章(zhāng)。DDR5 以更高(gāo)的(de)帶寬和(hé)性能吸引了(le)廣泛的(de)關注。與之前的(de) DDR4 相比，DDR5 的(de)最大(dà)優勢在于它顯著降低了(le)功耗，同時(shí)将帶寬提升了(le)一倍。具體來(lái)看，DDR5 當前發布協議(yì)的(de)最高(gāo)速率已達 6.4Gbps，其時(shí)鐘(zhōng)頻(pín)率也(yě)從 1.6GHz 增加到了(le) 3.2GHz。
當我們深入探究 DDR5 的(de)更多(duō)細節時(shí)，我們也(yě)發現這(zhè)一新技術帶來(lái)了(le)一些額外的(de)技術挑戰。例如，DDR5 的(de)電源電壓相較于 DDR4 的(de) 1.2V 降低了(le) 0.1V，達到了(le) 1.1V，雖然較低的(de)電源電壓降低了(le)功耗并延長(cháng)了(le)電池壽命，但同時(shí)也(yě)帶來(lái)了(le)一些技術挑戰，比如更容易受到噪聲的(de)幹擾，這(zhè)使得(de)信号完整性變得(de)更具挑戰性，因爲信号開關時(shí)電壓之間的(de)噪聲餘量更少，并可(kě)能會因此影(yǐng)響到設計。
DDR5 的(de)另一個(gè)重大(dà)變化(huà)是，與 DDR4 的(de)電源管理(lǐ)芯片 (PMIC) 集成在主闆上的(de)方式不同，DDR5 将電源管理(lǐ) IC (PMIC) 從主闆上轉移到了(le)雙列直插式内存模塊 (DIMM) 上。這(zhè)使得(de)電源管理(lǐ)、電壓調節和(hé)上電順序在物(wù)理(lǐ)上更接近模塊上的(de)存儲器件，這(zhè)也(yě)有助于确保電源完整性 (PI) ，并增強對(duì) PMIC 運行方式的(de)控制。
此外，在數據位總數保持不變的(de)情況下(xià)，DIMM 的(de)通(tōng)道數從 1 個(gè)通(tōng)道增加到 2 個(gè)通(tōng)道也(yě)是一個(gè)重要的(de)進步，通(tōng)過将數據分(fēn)成兩個(gè)較窄的(de)通(tōng)道傳輸，可(kě)以更有效地生成和(hé)分(fēn)配時(shí)鐘(zhōng)信号，從而來(lái)改善信号完整性。
顯然，DDR5 标準的(de)開發也(yě)考慮到了(le)信号完整性問題，将 PMIC 轉移到模塊中也(yě)會發揮相應的(de)優勢。然而，設計人(rén)員(yuán)仍然需要考慮兼顧電源影(yǐng)響的(de)信号完整性的(de)整體效應。如上文所述，DDR5 具有高(gāo)達 6.4Gbps 的(de)數據速率和(hé) 3.2GHz 系統時(shí)鐘(zhōng)頻(pín)率，電源噪聲在這(zhè)種高(gāo)速操作中可(kě)能會引發更明(míng)顯的(de)問題，對(duì)系統性能和(hé)穩定性造成影(yǐng)響。如果分(fēn)别進行電源完整性和(hé)信号完整性分(fēn)析，就可(kě)能會遺漏電源噪聲引起的(de)問題。
因此，要想充分(fēn)發揮 DDR5 的(de)性能，必須在系統的(de)所有關鍵點包括芯片、封裝和(hé) PCB 進行兼顧電源影(yǐng)響的(de)信号完整性分(fēn)析。但是，進行這(zhè)種層面的(de)分(fēn)析是一項複雜(zá)的(de)任務，它對(duì)底層計算(suàn)平台如用(yòng)于仿真分(fēn)析的(de)硬件、軟件工具都有很高(gāo)的(de)要求，也(yě)會使得(de)總體的(de)設計時(shí)間變得(de)更長(cháng)，增加了(le)設計的(de)難度和(hé)複雜(zá)性。
充分(fēn)釋放 DDR5 的(de)潛力 Cadence 的(de)妙計
早在 2005 年，"兼顧電源影(yǐng)響"這(zhè)一概念首次亮相，它是一種能夠同時(shí)分(fēn)析信号與電源噪聲的(de)先進信号完整性仿真方法 (圖 1) 。兼顧電源影(yǐng)響的(de)信号完整性解決方案必須考慮反射、串擾、時(shí)序和(hé)其他(tā)效應，并配備相應的(de)仿真和(hé)規則檢查技術。值得(de)注意的(de)是，要想有效地實施兼顧電源影(yǐng)響的(de)信号完整性仿真，需要在規則檢查和(hé)布線後的(de)分(fēn)析階段進行，因爲平面和(hé)信号的(de)相互作用(yòng)/耦合發生在布線完成之後。
因此，一個(gè)完整的(de)兼顧電源影(yǐng)響的(de)解決方案往往需要提供：
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一套針對(duì)信号衰減和(hé)電源對(duì)信号的(de)影(yǐng)響的(de)快(kuài)速檢查方案 |
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能夠模拟大(dà)型電路的(de)時(shí)域仿真器 (多(duō)個(gè)信号網絡和(hé)電源網絡的(de)結果) |
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電源網絡和(hé)信号網絡的(de)建模 |
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高(gāo)級輸入 / 輸出 (I/O) 緩沖器建模 |
圖 1：兼顧電源影(yǐng)響的(de)信号完整性仿真結果
盡管市場(chǎng)上的(de)許多(duō)工具都支持基本的(de)兼顧電源影(yǐng)響的(de) I/O 建模标準，不過，随著(zhe)内存接口技術的(de)不斷發展，市場(chǎng)對(duì)信号完整性工具的(de)要求也(yě)日益嚴格，能實現在芯片、封裝和(hé) PCB 上的(de)耦合信号、電源和(hé)接地信号的(de)準确提取的(de)工具卻是鳳毛麟角。
在這(zhè)方面，作爲電子設計自動化(huà) (EDA) 仿真領域的(de)領軍企業，Cadence 推出的(de) Sigrity X 技術則是針對(duì) DDR4 和(hé) DDR5 提供了(le)真正的(de)兼顧電源影(yǐng)響的(de)信号完整性分(fēn)析。
Sigrity X 技術不僅實現了(le)芯片、封裝和(hé) PCB 上的(de)耦合信号、電源和(hé)接地信号的(de)精确提取，還(hái)能同時(shí)針對(duì)反射、損耗、串擾和(hé)同步開關輸出 (SSO) 效應進行高(gāo)效仿真。采用(yòng) Sigrity 技術的(de)設計人(rén)員(yuán)能迅速将晶體管級模型轉換爲考慮電源影(yǐng)響的(de)行爲級 IBIS 模型，從而在幾個(gè)小時(shí)之内就能提供精準、高(gāo)效且全面考慮電源影(yǐng)響的(de)仿真，大(dà)大(dà)縮短了(le)原本需要數天的(de)設計周期。 (圖 2)
圖 2：用(yòng)于 PCB 和(hé) IC 封裝的(de) Cadence 信号完整性和(hé)電源完整性工具
Sigrity X 技術簡化(huà)了(le)工作流程，提供設計同步快(kuài)速仿真和(hé)用(yòng)于最終驗證的(de)簽核級準确度。信号、功率和(hé)熱(rè)問題可(kě)以在每個(gè)設計階段予以解決，從而降低了(le)設計和(hé)分(fēn)析團隊間的(de)叠代次數。設計人(rén)員(yuán)可(kě)以在設計畫(huà)布内運行簽核級引擎來(lái)進行高(gāo)精度的(de)仿真，從而提供高(gāo)質量的(de)設計，供分(fēn)析團隊進行驗證。之後，分(fēn)析團隊利用(yòng) Sigrity 大(dà)規模并行仿真引擎進行全系統仿真，确保整個(gè)“芯片-封裝-PCB-外殼”符合設計規範，并爲簽核做(zuò)好準備。
這(zhè)些優勢使得(de) Sigrity X 成爲 DDR5 内存和(hé) 112G 接口的(de)最佳解決方案。其黃(huáng)金标準的(de)互連建模，結合了(le)串行器/解串器 (SerDes) 分(fēn)析和(hé)支持 IBIS 算(suàn)法建模接口 (AMI) 的(de)時(shí)域仿真 (電路和(hé)通(tōng)道仿真) ，賦予 Cadence 獨一無二的(de)優勢，從而能提取和(hé)接口合規性簽核提供完整的(de)解決方案。
進一步的(de)，Sigrity XtractIM 和(hé) Clarity 3D Solver 技術可(kě)以配合使用(yòng)，這(zhè)讓工程師們能夠針對(duì)各種類型的(de)封裝創建出包含耦合信号、電源和(hé)接地互連模型的(de)完整封裝模型，有效彌補了(le)封裝設計和(hé)封裝表征之間的(de)差距。
此外，Sigrity SystemSI 技術支持快(kuài)速連接兼顧電源影(yǐng)響的(de) IBIS 模型和(hé)兼顧電源影(yǐng)響的(de)互連模型，設計人(rén)員(yuán)通(tōng)過這(zhè)一技術，可(kě)以迅速确定出最壞的(de)情況，與 JEDEC 标準進行比對(duì)，确保 DDR4 / DDR5 接口 (包括比特誤碼率要求) 符合所有相關規範。
圖 3 是 Cadence 兼顧電源影(yǐng)響的(de)檢查和(hé)仿真流程，這(zhè)與傳統的(de)約束驅動的(de)設計流程 (圖 4) 形成了(le)鮮明(míng)對(duì)比。傳統的(de)約束驅動的(de)設計流程主要包含四個(gè)部分(fēn)：預布局布線、約束形成、規則檢查和(hé)布線後驗證。
圖 3：Cadence 兼顧電源影(yǐng)響的(de)約束驅動的(de)流程
VS
圖 4：傳統的(de)約束驅動的(de)設計流程示例
當前的(de)衆多(duō)現行仿真技術中，信号分(fēn)析和(hé)電源分(fēn)布網絡 (PDN) 之間常常存在脫節，也(yě)會存在一些其他(tā)缺點。通(tōng)常情況下(xià)，根據 SPICE 模型的(de)複雜(zá)性不同，有時(shí)會使用(yòng)時(shí)域仿真來(lái)生成準确的(de)電阻 / 電感 / 電容 (RLC) 模型，而有時(shí)則會假設一個(gè)理(lǐ)想的(de)接地平面。由此得(de)出的(de)時(shí)域模型是基于仿真提取的(de)簡單頻(pín)率響應，雖然較爲便捷，但是在準确性方面略有不足，而對(duì)于更高(gāo)的(de)頻(pín)率，工程師會使用(yòng)通(tōng)過混合求解器創建的(de) S 參數。
其實還(hái)有一種高(gāo)效的(de)方法是利用(yòng)有限差分(fēn)時(shí)域 (FDTD) 方法與混合求解器相結合，從而将覆蓋範圍擴大(dà)到信号、電源和(hé)接地線。
這(zhè)一方法的(de)成功實踐案例是 Cadence 的(de) Sigrity SPEED2000 (現更名 SPEEDEM) 引擎工具，它集成和(hé)整合了(le)若幹個(gè)求解器的(de)輸出，以此解決電路布線以及傳輸線和(hé)電磁場(chǎng)問題，能更好地展示數據和(hé)電源/接地平面之間在不同時(shí)間的(de)相互作用(yòng)。并使用(yòng) FDTD 方法來(lái)分(fēn)析 IC 封裝和(hé) PCB 的(de)布局。爲電路設計的(de)進一步優化(huà)提供了(le)重要的(de)參考依據。
當進入到最終的(de)簽核階段，工程師通(tōng)常傾向于使用(yòng) 3D 全波建模方法以獲得(de)更高(gāo)的(de)準确度。但這(zhè)會消耗更多(duō)的(de)計算(suàn)資源并且增加仿真的(de)時(shí)間。爲了(le)緩解這(zhè)個(gè)問題，可(kě)以采用(yòng)分(fēn)割和(hé)并行化(huà)技術。在這(zhè)方面，通(tōng)過使用(yòng) Clarity 3D Solver 進行基于有限元分(fēn)析 (FEM) 分(fēn)析，然後再結合 Sigrity XtractIM 技術，最終，各個(gè)分(fēn)析結果被重新組合，形成一個(gè)基于頻(pín)率響應的(de) S 參數模型，從而實現對(duì)整個(gè)系統或設計的(de)深入和(hé)精确分(fēn)析。
總結
科技的(de)每一次飛(fēi)躍，在帶來(lái)技術提升的(de)同時(shí)，也(yě)不可(kě)避免地爲設計者埋下(xià)了(le)新的(de)挑戰。在邁向 DDR5 内存的(de)新時(shí)代和(hé)新挑戰的(de)路上，有了(le) Cadence Sigrity X 這(zhè)把銳利的(de)“利刃”于手，工程師們可(kě)以坦然應對(duì)信号完整性的(de)各種複雜(zá)問題，确保産品不僅與規格相符，更在性能上大(dà)放異彩，爲未來(lái)創新之路再添一磚。
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