By Team Sigrity, Cadence
同步開關輸出 (SSO) 引起的(de)同步開關雜訊 (SSN) 一直是信號完整性 (SI) 領域幾十年來的(de)熱門話題 (見下(xià)圖)。一些人(rén)認為隻有使用(yòng)電晶體級模型的(de) SPICE 模擬才能提供 DDR4 等記憶體介面所需的(de)精度，以模擬在位址和(hé)資料匯流排上同時驅動多(duō)個信號。而即使使用(yòng) SPICE 模擬器和(hé)電晶體級模型，互連模型也(yě)需要包括信號、電源和(hé)地之間相互作用(yòng)的(de)細節。有些人(rén)認為這種模型隻能使用(yòng)向量網路分(fēn)析 (VNA) 從物(wù)理(lǐ)測試平臺中提取。但是，如果您用(yòng)一塊生產好的(de) PCB 來執行物(wù)理(lǐ)模型提取，那麼您已經處於產品開發週期晚期了(le)，而大(dà)多(duō)數設計團隊都希望在設計週期的(de)早期進行這些模擬，以?明(míng)優化(huà)電源分(fēn)配網路、信號佈線和(hé)記憶體控制器選擇。
Cadence® Sigrity™ 團隊一直在推廣兼顧電源的(de)信號完整性分(fēn)析方法。現在，Cadence 又有了(le)一些新的(de)成果。然而，在進一步討論之前，您可(kě)能需要花一些時間來閱讀白皮書「 應對『兼顧電源』挑戰的(de)記憶體介面設計 」，從而瞭解一下(xià)我們的(de)流程。
這篇白皮書回顧了(le)兼顧電源的(de)信號完整性分(fēn)析流程，該流程提取了(le)系統的(de)互連模型（如封裝模型、PCB 模型、連接器模型等），然後將它們與 IBIS（5.0+）器件模型級聯，組成時域模擬系統。Sigrity SystemSI™ 多(duō)年來一直支援這種流程：它使用(yòng) Sigrity 提取工具從物(wù)理(lǐ) layout 中提取 PCB / 封裝模型，再將模型分(fēn)配到各個模組以連接每個模組的(de)信號、電源和(hé)地，然後使用(yòng)類似 SPICE 的(de)模擬器來運行時域模擬以生成用(yòng)於後處理(lǐ)的(de)波形。透過提取出的(de)包含電源網路的(de)互連模型、將適當的(de)電源引腳從驅動緩衝器連接到接收緩衝器、以及在時域模擬中使用(yòng)兼顧電源的(de) IBIS 模型，就能模擬出包含電源網路的(de)非理(lǐ)想供電效應的(de)信號完整性結果。
圖：原模擬流程
隻要時域模擬器可(kě)以處理(lǐ)大(dà)型、複雜的(de)系統級模擬，並且所有模型都被正確提取，以及連接電源接地引腳的(de)返回電流路徑也(yě)是正確的(de)，那麼該流程就可(kě)以正常工作。
不幸的(de)是，互連模型的(de)龐大(dà)規模（即 S 參數）會導緻模擬時間過長。當信號和(hé)電源網路一起被提取用(yòng)於平行匯流排設計時，電路闆和(hé)封裝的(de) S 參數會有數百個埠。假如 S 參數模型在 DC 上沒有資訊，那麼當 S 參數模型在低頻範圍內的(de)表現不佳時，時域模擬便會遇到收斂問題。
另外，當設計團隊從這種類型的(de)模擬中獲得(de)結果時，他(tā)們還會面臨調試設計問題的(de)挑戰：因為一旦封裝和(hé)電路闆模型被提取，layout 中的(de)所有物(wù)理(lǐ)資訊都會丟失。因此，如果 SI 工程師想要糾正系統時域模擬方面的(de)問題，他(tā)們就不得(de)不重新回到layout 進行更改，並再次提取模型。顯然，這對於「what-if」分(fēn)析並不理(lǐ)想。
我們能否擁有一種兼顧電源的(de)信號完整性模擬流程，避免使用(yòng)模型提取並降低時域模擬收斂失敗的(de)可(kě)能性呢(ne)？答(dá)案是肯定的(de)。現在 Sigrity SystemSI 和(hé) SPEED 2000可(kě)以協同工作，使這一設想對於 SI 工程師而言成為可(kě)能。在 Sigrity 新的(de)工作流程中，SystemSI 不再從 layout 中提取模型，而是採用(yòng)新模組直接連接到電路闆或封裝 layout 的(de)方式。一旦啟用(yòng)流程，使用(yòng)混合求解器的(de) FDTD 模擬將直接在後臺的(de) SPEED 2000 中執行（見下(xià)圖）。模擬完成後，模擬結果將返回到 SystemSI 以進行後處理(lǐ)和(hé)測量。對使用(yòng)者而言，介面和(hé)設置過程與使用(yòng)提取模型的(de)流程相同。
圖：原模擬流程 → 新模擬流程
這兩個流程的(de)關鍵區別在於，新流程不是使用(yòng)類似 SPICE 的(de)模擬器，而是使用(yòng)混合求解器的(de) FDTD 方法進行時域模擬。
該流程使設計團隊能夠透過直接訪問封裝或電路闆 layout 來執行「what-if」分(fēn)析，降低互連模型的(de)複雜性，並使時域模擬收斂問題得(de)到解決。
現在，您可(kě)能想知道我們白皮書中討論的(de)方法是否已經不再需要。也(yě)不盡然。如果您在設計週期晚期，並且有一些 VNA 提取的(de)模型，那麼這是使用(yòng)基於模組的(de)互連模型方法的(de)絕佳時機。但是，如果您仍處於設計驗證階段，有權訪問 layout 並期望進行修改，那麼直接的(de) FDTD 模擬方法可(kě)能會是更好的(de)選擇。
有關基於 FDTD 的(de)兼顧電源的(de)信號完整性模擬的(de)更多(duō)資訊，歡迎查看我們的(de) Sigrity技術小幫手：如何輕鬆實現DDR介面精準分(fēn)析而無需處理(lǐ)大(dà)型S參數 (中文Demo)。
譯文授權轉載出處
長按識別 QRcode，關注「Cadence 楷登 PCB 及封裝資源中心」
歡迎關注 Graser 社群，即時掌握最新技術應用(yòng)資訊
