By Ken Willis, Cadence
隨著電子行業技術的(de)發展，特別是在傳輸介面方面，從 PCI 到 PCI Express、從 ATA 到 SATA、從並行 ADC 介面到 JESD204、從 RIO 到 Serial RIO 等等，無一都證明(míng)了(le)傳統平行介面的(de)速度已經達到瓶頸，取而代之的(de)是速度更快(kuài)的(de)序列介面，於是原本用(yòng)於光(guāng)纖通(tōng)信的(de) SerDes 技術成為了(le)高(gāo)速序列介面的(de)主流。序列介面主要應用(yòng)了(le)差分(fēn)信號傳輸技術，具有功耗低、抗幹擾強，速度快(kuài)的(de)特點，諸如 PCI Express®（PCIe®）Gen4 等串列鏈路介面的(de)資料傳輸率將達到雙位千兆級傳輸速率。由此，器件建模、互連建模和(hé)分(fēn)析方法必須不斷發展，以應對不斷減小的(de)設計餘量和(hé)當今工程師面臨更具挑戰的(de)合規標準。本系列文章(zhāng)將從各方面深入分(fēn)析探討，為了(le)降低風險並優化(huà)設計，將分(fēn)析盡可(kě)能地推向上遊至關重要，以實現權衡、可(kě)行性研究、元件選擇和(hé)約束獲取。
由於諸如 PCI Express®（ PCIe® ）Gen 4 等串列鏈路介面的(de)資料傳輸率將達到雙位千兆級傳輸速率，器件建模、互連建模和(hé)分(fēn)析方法必須不斷發展，以應對不斷減小的(de)設計餘量和(hé)當今工程師面臨更具挑戰的(de)合規標準。為了(le)降低風險並優化(huà)設計，將分(fēn)析盡可(kě)能地推向上遊至關重要，以實現權衡、可(kě)行性研究、元件選擇和(hé)約束獲取。
鏈路中，SerDes 發射器和(hé)接收器的(de)均衡地精確建模對於獲得(de)更好的(de)模擬結果至關重要，這包括幾乎所有高(gāo)資料速率串列鏈路中存在的(de)複雜自我調整均衡。隨著過孔陣列需要全波 3D 的(de)解決方案，以便透過過孔 stub 和(hé)耦合行為準確地表徵其複雜性，互連模型也(yě)面臨新的(de)挑戰，這可(kě)能會需要幾分(fēn)鐘到幾小時或幾天的(de)提取時間。模擬之後，經常需要介面特定的(de)後處理(lǐ)來檢查發射器、傳輸同道和(hé)接收器的(de)合規性。
接下(xià)來將介紹創建串列鏈路預設計「 虛擬原型 」的(de)方法，及如何創建與之相關的(de)互連和(hé) SerDes 模型。我們將檢查如何使用(yòng) IBIS-AMI 模型，以及如何在沒有現有模型使用(yòng)的(de)情況下(xià)創建自己的(de)模型。它還將向您展示最新的(de)互連提取技術，以便在控制計算(suàn)時間的(de)同時保證「您需要的(de)全波精度」，及如何使用(yòng)基於標準的(de)合規工具來自動執行佈局後分(fēn)析和(hé)高(gāo)級介面驗收，如 PCI Express Gen 4。
簡介
隨著資料速率的(de)不斷加快(kuài)和(hé)電源電壓的(de)不斷減小，用(yòng)於解釋邏輯的(de)「單位間隔」或「UI」受到了(le)明(míng)顯的(de)壓縮。
圖 1：各種 PCI Express 資料 8’’ 運行通(tōng)過 FR4 帶狀線
隨著工作空間越來越小，將信號完整性（SI）分(fēn)析過程進一步推向上遊變得(de)越來越重要，以便在設計過程中更早地定位問題、應對挑戰，從而減輕流程後端的(de)風險。 這需要傳統方法的(de)一些轉變，以及用(yòng)於建模串列器/解串器或用(yòng)於發送和(hé)接收高(gāo)速信號的(de)「SerDes」器件的(de)新技術。 這種前期的(de)勞動成果包括設計中優化(huà)的(de)材料清單（BOM），以及實現約束驅動印刷電路闆（PCB）物(wù)理(lǐ)佈局過程的(de)約束。 結合高(gāo)效的(de)佈局後互連提取和(hé)自動化(huà)合規檢查，能夠確保給製造商驗收您的(de)設計，沒有意外或進度影(yǐng)響，並在硬體方面取得(de)成功，同時避免昂貴又耗時的(de)重工。
透過「自上而下(xià)」的(de)方法將SI推向上遊
成功實現能夠達到這些資料速率的(de)關鍵因素之一是在傳統的(de)佈局後驗證步驟中將 SI 分(fēn)析起點更多(duō)地推向上遊。這裡有一個錯誤的(de)概念，在傳統的(de)「自下(xià)而上」方法中，直到經過詳細的(de) PCB 佈局後才能進行有意義的(de)分(fēn)析，然而在實際硬體設計環境中並非如此。
當設計工程師完成 layout 後，通(tōng)常有一兩天的(de)時間，來自各個學科的(de)工程師（機械、熱、信號完整性、電源完整性、EMI）可(kě)進行最終檢查，為最後的(de) layout 提供一些改進意見。但是，通(tōng)常要承受來自專案經理(lǐ)的(de)巨大(dà)壓力，要在規定的(de)時間段內將 Gerbers 交給 PCB 製造商，而組裝廠將按序訂購元件並接收這些裸闆進行裝配和(hé)測試，軟體工程師將會等待硬體進入實驗室，以便他(tā)們可(kě)以測試最新的(de)軟體版本。換句話說，在 PCB layout 初步完成時，供應鏈依賴性的(de)多(duō)米諾骨牌效應將被完全捕獲於專案經理(lǐ)的(de)甘特圖中，而在這一點上執行詳細 SI 分(fēn)析的(de)可(kě)用(yòng)時間將很短。通(tōng)常更可(kě)能的(de)是，「運行分(fēn)析，直到時間耗盡，然後發貨」，而不是「運行分(fēn)析，直到您滿意，介面工作正常，然後發貨」。
為了(le)在該 PCB 設計流程的(de)壓縮後端完成關鍵節點的(de)簽收，準備工作至關重要。一個策略是「 自上而下(xià) 」，提前于後期，建立一個早期版本的(de)串列鏈路介面模擬測試台。當您初步瞭解用(yòng)於發送和(hé)接收信號的(de) SerDes 和(hé)協定（ 例如 PCI Express Gen 4 ）時，可(kě)以在早期 BOM 階段開始從上遊進行詳細的(de)電路圖設計，這是解決系統磁碟分(fēn)割、多(duō)少個 PCB 將用(yòng)於構建信號路徑、以及將用(yòng)到什(shén)麼樣的(de)連接器的(de)一般方法。系統中所有模組的(de)具體詳細模型在這個早期階段並不重要，最初可(kě)以使用(yòng)「 現有模型占位元 」，但是在瞭解更多(duō)詳細資訊的(de)情況下(xià)，它們將被替換。（ 合規工具包含搭建早期測試平臺所需前期模型的(de)豐富來源，將在後續部分(fēn)中介紹。）簡而言之，如果您可(kě)以在餐巾紙上繪製介面，那麼您應該就能夠早日整合模擬測試平臺。這種自上而下(xià)的(de)方法有很多(duō)好處：
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可(kě)使您視覺化(huà)整個系統和(hé)將被遍歷的(de)信號路徑。 |
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可(kě)以說明(míng)您確定完成所有晶片間信號路徑連接所需的(de)所有模型，以備用(yòng)。 |
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提前運行一些步驟，使您可(kě)以提前搭建模擬測試平臺，從而整個過程中的(de)後續工作主要是更新拓撲中的(de)模型、更詳細地重新運行模擬。當時間緊張時，這個過程的(de)後期可(kě)以節省大(dà)量的(de)時間。 |
圖 2 ：一般設計方法
隨著串列鏈路拓撲的(de)初始原型拓撲，並且各個模組至少存在現有初始模型，您應該擁有一個測試平臺，用(yòng)來模擬，並以目標資料速率傳遞流量進行分(fēn)析。現在，在您的(de)設計過程中，將逐漸開始使用(yòng)更具體、更真實的(de)模型替代初始模型。這些模型通(tōng)常有以下(xià)幾類：
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SerDes 發射器和(hé)接收器的(de)IBIS-AMI模型 |
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分(fēn)立器件的(de) Spice 模型（例如 AC 去耦電容） |
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封裝 |
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PCB 走線 |
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PCB 過孔 |
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連接器 |
第一步是在拓撲中各模組所需的(de)模型以及在庫中的(de)現有模型之間進行差距分(fēn)析。用(yòng)現有模型增強測試平臺，並驗證模擬結果。接下(xià)來，列出缺少的(de)模型，聯繫模型供應商（可(kě)以是內部的(de)或者外部的(de)），並提出模型需求。記錄連絡人(rén)、聯繫日期和(hé)模型的(de)狀態。當您得(de)到它們後，就可(kě)相應地增強您的(de)測試平臺了(le)。
文章(zhāng)出處
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