一篇發佈於 SemiWiki.com 的(de)文章(zhāng)分(fēn)享 Sigrity PowerTree 特性如何幫助設計人(rén)員在設計週期中儘早快(kuài)速評估供電決定，加速 PCB 電源及訊號完整性簽核。
在複雜 SOC 片上系統管理(lǐ)電源網路十分(fēn)複雜，這促進了(le)電源格式 檔描述的(de)發展，從而為功能分(fēn)析和(hé)電氣分(fēn)析存儲資料（如CPF、UPF等）。然而，對於複雜的(de)印刷電路闆，情況是怎樣的(de)呢(ne)？電源網路的(de)資訊如何得(de)到有效體現（一塊或多(duō)塊闆）、並存儲下(xià)來用(yòng)作後續的(de)分(fēn)析？電氣分(fēn)析如何有效融入 PCB 設計、減少 PCB 優化(huà)的(de)時間？PCB 電源格式資訊如何能被自動提取、並傳遞到模擬？
具體來說，對於複雜的(de)電源分(fēn)配網路 (PDN)，加速電源完整性分(fēn)析過程中的(de)主要問題有：
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PDN 連接關係難以視覺化(huà)，因為它被嵌入在電路圖的(de)細節中 |
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在設計階段，需要對 PDN 和(hé)元件模型庫進行有效的(de)管理(lǐ)，使得(de)在不同版本的(de) PDN 設計中，可(kě)以很快(kuài)進行對比、高(gāo)亮出差異 |
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需要支援佈局前的(de)類比，來說明(míng)識別佈局前的(de)錯誤 |
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模擬的(de)設置很麻煩 |
Cisco 近期分(fēn)享了(le)一個關於電源網路拓撲的(de)實例，來自於他(tā)們的(de)最新產品——包括約 20 組電源，約 250 個元件，以及近 500 個電源網路（包括濾波器件周圍的(de)網路）。具體來說，系統級電路闆的(de)設計包括使用(yòng)多(duō)樣的(de)元器件類型，來滿足 I*R (DC直流) 電源壓降和(hé)電源阻抗特性需求（基於頻域的(de)交流 AC 阻抗需要考慮最優去耦電容的(de)大(dà)小和(hé)位置）。
我最近有機會跟 Brad Griffin 進行了(le)交談，他(tā)是 Cadence Custom IC & PCB Group 的(de)產品總監。Brad 描述了(le)Cadence 是如何幫助客戶，實現將 PI 分(fēn)析引入設計流程中。
「 在 Cisco 等客戶的(de)幫助下(xià)，我們開發了(le)新的(de)功能用(yòng)於 Sigrity 電源完整性和(hé) OptimizePI。PowerTree 的(de)存儲是一個獨特的(de)方法，可(kě)用(yòng)于生成並圖形化(huà)地顯示複雜電路闆設計資訊及相關元器件模型及約束。 」
PowerTree 的(de)配置很直觀——如下(xià)為「 建立 PowerTree 」對話方塊的(de)截圖。
如下(xià)為一個複雜 PDN 的(de) PowerTree 應用(yòng)的(de)截圖。
元器件清單和(hé)連接網表都來自 Cadence Allegro。一個簡單的(de) PowerTree 視圖就可(kě)以包括大(dà)量電路圖頁面的(de)電源網路資訊。元器件模型提供了(le)電氣行為和(hé)驗證檢查約束。設計工程師可(kě)以在 PowerTree 中加入額外的(de)設計約束和(hé)元器件模型資料。Brad 強調：
「 通(tōng)過 PowerTree 環境，在 Sigrity PowerDC 中 PCB 設計工程師可(kě)以快(kuài)速在電路圖和(hé) PCB 佈局佈線過程中生成和(hé)運行 DC 分(fēn)析模擬，優化(huà) DC 之後，將設計提供給電源完整性專家，進行去耦電容選擇和(hé)放置，來優化(huà)頻域電源阻抗。PI 專家收到了(le)更高(gāo)品質的(de)設計，可(kě)以使用(yòng) Sigrity OptimizePI 來展開工作。 」
Brad 和(hé)我都知道電源完整性專家是非常寶貴的(de)資源，他(tā)們經常工作負擔過重。PCB 設計工程師可(kě)以使用(yòng) Sigrity PowerTree 的(de)特性，快(kuài)速提取電源拓撲結構以及元器件資料，進行模擬來保證提供 PCB 的(de) DC 需求，這將大(dà)大(dà)提高(gāo)PI分(fēn)析工作效率。
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