為了(le)應對運算(suàn)密集型工作負載，資料中心產業領域趨勢正在向異構運算(suàn)發展。該趨勢同時推動著相應軟體解決方案的(de)開發，以便在具有不同核心和(hé)記憶體配置的(de)多(duō)台電腦之間分(fēn)配工作負載。伴隨著高(gāo)速運算(suàn)而來的(de)是對高(gāo)速資料傳輸的(de)需求：PCIe 匯流排是一種針對資料傳輸的(de)關鍵性促成技術，其最新一代標準（4.0/5.0）大(dà)大(dà)提升了(le)頻寬並降低了(le)延遲。
儘管從資料輸送量的(de)角度來看這很有吸引力，但是這些性能方面的(de)提升也(yě)帶來了(le)巨大(dà)的(de)信號完整性（SI）設計挑戰。為了(le)應對 PCIe 4.0/5.0 合規性測試，設計人(rén)員如今必須滿足非常嚴苛的(de)性能要求，例如誤碼率（BER）測試（32 GT/s 的(de)性能，帶 NRZ 信令）。隨著早期版本的(de) PCIe 6.0 仍跟隨這一潮流，這種趨勢似乎隻會使這一挑戰愈發升級。設計闆反覆運算(suàn)和(hé)驗證測試不僅耗時而且成本高(gāo)昂，也(yě)就不足為奇了(le)。工程師們需要謹慎設計並測試高(gāo)速 PCIe 序列連接的(de)互連設計。
在以下(xià)應用(yòng)中，我們將討論與信號完整性相關的(de) PCIe 4.0/5.0 設計挑戰。此外，還將進一步介紹關於設計人(rén)員如何利用(yòng)先進的(de) CAD 工具來應對這些挑戰的(de)深入見解。
圖 1：基於 PCIe 的(de)高(gāo)性能顯卡
詳細瞭解 PCIe 4.0/5.0 要求和(hé)合規性測試
對電腦週邊更高(gāo)的(de)輸送量和(hé)性能需求，導緻每一代 PCIe 都將頻寬和(hé)傳輸速率翻倍，同時將單位時間間隔減半。提高(gāo) PCIe 傳輸速率是資料中心應用(yòng)擴充記憶體、存儲和(hé)互連頻寬的(de)必然結果，因為每個 CPU 上的(de)處理(lǐ)器整合的(de)加速器越來越多(duō)。為了(le)提高(gāo)傳輸速率和(hé)頻寬，將產生更高(gāo)頻率的(de)信號。PCB 上導電走線的(de)損耗量是走線上信號頻率的(de)函數，這就意味著在較高(gāo)頻率（即較高(gāo)輸送量）下(xià)的(de)損耗將會大(dà)於較低頻率下(xià)的(de)損耗。
因此，PCI-SIG 必須提高(gāo)實體層規格，並在每一代 PCIe 標準的(de)最大(dà)傳輸速率的(de)奈奎斯特頻率(Nyquist frequency)下(xià)加大(dà)損耗預算(suàn)，同時降低可(kě)接受的(de)抖動和(hé)眼圖高(gāo)/寬限制（眼圖特徵）。從 PCIe 3.0 到 4.0 的(de)過渡中，需要改用(yòng)低損耗的(de) PCB 基闆，以滿足新的(de)規格要求。考量到容差越來越小，超低損耗 PCB 基闆便成了(le)實現 PCIe 5.0 要求的(de)關鍵性工具。
儘管高(gāo)性能 PCB 基闆的(de)介質損耗和(hé)色散遠低於標準 FR4，但滿足 PCIe 4.0/5.0 的(de)要求對許多(duō)設計人(rén)員來說仍然是一個挑戰。PCIe 設計的(de)通(tōng)道損耗、通(tōng)道不連續性和(hé)串擾會導緻系統雜訊加大(dà)、眼圖閉合以及防抖動性能變差。要將 BER 保持在 1 萬億位元分(fēn)之一的(de)錯誤率以下(xià)（10 – 12 的(de)誤碼率），就要求設計人(rén)員在物(wù)理(lǐ)和(hé)電氣設計的(de)每個環節都做(zuò)到謹慎管理(lǐ)預算(suàn)：這包括將封裝和(hé)電路闆設計中的(de)損耗降至最低，同時還要考慮到其他(tā) SI 性能要求。
降低高(gāo)頻下(xià)較大(dà)通(tōng)道損耗的(de)一種特定方法是使用(yòng)接收器均衡和(hé)發射器去加重。由於 PCIe 4.0/5.0 被認為是閉合眼圖標準，這意味著通(tōng)道的(de) SI將加劇符號間幹擾，同時即使發射機顯示零抖動，也(yě)會迫使眼圖閉合；因此需要透過連接均衡來使眼圖張開。PCIe 3.0 開始之後還使用(yòng)了(le)長距傳輸擴展工具，如重計時器(retimers) 和(hé)重驅動器(redrivers)，以便為伺服器和(hé)存儲系統提供更長的(de)物(wù)理(lǐ)通(tōng)道傳輸。當通(tōng)道的(de)物(wù)理(lǐ)長度超出 PCIe 規格時，擴展工具是必要的(de)，這種情況通(tōng)常發生在 PCIe 4.0 系統中，此等系統採用(yòng)多(duō)連接器拓撲結構、電纜拓撲結構和(hé)單連接器內插卡拓撲結構，具有 9.5 英寸以上長度的(de)底闆通(tōng)道和(hé)中等損耗的(de) PCB 基闆。
在設計 PCIe 4.0/5.0 時考慮信號完整性挑戰
均衡、去加重和(hé)範圍擴展工具的(de)有效性和(hé)設計取決於對通(tōng)道的(de)理(lǐ)解程度和(hé)對通(tōng)道公差的(de)嚴格程度。為了(le)獲得(de)此類資訊，精確的(de)建模和(hé)物(wù)理(lǐ)設計是必不可(kě)少的(de)。然而，對高(gāo)速數位通(tōng)道進行表徵和(hé)建模並不是一件容易的(de)事情，即使是微小的(de)誤差也(yě)會對高(gāo)速信號的(de) SI 產生重大(dà)影(yǐng)響。
其主要原因是導電走線固有的(de)電感和(hé)電容寄生值，以及這些走線周圍的(de)絕緣材料對寄生值產生怎樣的(de)影(yǐng)響。此外，PCB 生產公差儘管很小，但並不會完美(měi)。走線和(hé)絕緣材料尺寸變化(huà)產生的(de)誤差，足以使寄生模型有失精準。另一個需要考慮的(de)因素是 PCIe 通(tōng)道並不是隔離的(de)，並且通(tōng)道的(de)走線與附近的(de)所有導電結構都會產生電耦合。這就意味著數學模型、2D 模擬和(hé)近似值通(tōng)常都太不準確，無法正確預測寄生值以滿足 PCIe 4.0/5.0 代標準的(de)要求。
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即使針對特定 PCB 物(wù)理(lǐ)設計的(de)寄生提取是準確的(de)，寄生值也(yě)可(kě)能不在 PCIe 增強的(de)信號完整性電路和(hé)系統的(de)最佳範圍內。優化(huà)走線和(hé)結構以儘量減小寄生值是最常見的(de)方法，這通(tōng)常需要進行複雜的(de)參數分(fēn)析，然後必須將分(fēn)析結果回饋到模擬器，以確定物(wù)理(lǐ)結構是否滿足 PCIe 電路的(de)要求。
由於寄生提取和(hé)走線優化(huà)技術通(tōng)常很容易出錯，因此設計人(rén)員會定期對產品原型和(hé)物(wù)理(lǐ)設計進行反覆運算(suàn)測試，直到設計佈局在 PCIe 增強的(de)信號完整性電路的(de)公差範圍內產生通(tōng)道特性。這種嚴格的(de)測試要麼需要對各種物(wù)理(lǐ)設計進行批量測試，要麼需要進行一系列的(de)設計調整，無疑都會給設計過程帶來極大(dà)的(de)延遲和(hé)成本。
在 PCB 設計中使用(yòng)真正的(de)整體的(de) 3D 電磁場求解器縮短設計週期並提高(gāo)性能
要規避與 PCIe 通(tōng)道物(wù)理(lǐ)設計相關的(de)反覆運算(suàn)測試帶來的(de)延遲，可(kě)以使用(yòng)真正的(de)整體的(de) 3D 電磁場求解器，該求解器是為適應大(dà)型 PCB 結構的(de)模擬而構建的(de)。如果設置得(de)當，3D 電磁求解器可(kě)以更準確地預測走線寄生值，並以易於集成到電路模擬器中的(de)格式輸出結果。此外，具有足夠高(gāo)的(de)精度和(hé)速度來擷取小尺寸的(de) 3D 電磁求解器甚至可(kě)以用(yòng)於提供 IC 封裝和(hé) PCB 走線的(de)電磁模擬。與將透過不同 IC 和(hé) PCB 寄生提取方法得(de)到的(de)結果串聯在一起相比，這種方法能夠更加精確和(hé)完整地展現寄生行為和(hé)通(tōng)道特性。另外，對大(dà)型 PCB 結構以及小型 IC 封裝和(hé)電路結構進行完整的(de)模擬，與將模擬分(fēn)為多(duō)個部分(fēn)、再分(fēn)別進行模擬然後合併相比，可(kě)以生成誤差更小的(de)模型。後一方法面臨的(de)挑戰是所擁有的(de) 3D 電磁求解器，速度和(hé)容量都不足以及時完成模擬操作。
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此外，值得(de)注意的(de)是，能夠執行參數優化(huà)的(de) 3D 電磁場求解器可(kě)用(yòng)於自動收斂到符合設計要求並考慮到工藝變化(huà)和(hé)其他(tā)生產公差變化(huà)的(de) PCB 物(wù)理(lǐ)設計中。借助容量足夠高(gāo)、速度足夠快(kuài)的(de) 3D 電磁場求解器，可(kě)以顯著減少物(wù)理(lǐ)佈局和(hé)原型測試過程所需的(de)時間和(hé)反覆運算(suàn)次數，而傳統方法則難以實現高(gāo)速數位信號所需的(de) SI 性能指標。
圖 2：與近似值和(hé)簡化(huà)模型相比，擁有足夠容量的(de)精確 3D 模擬工具可(kě)以生成與 PCIe 通(tōng)道特性的(de)實驗資料更好匹配的(de)模型。
Cadence 公司設計流程助力您成功通(tōng)過 PCIe 合規性認證
Cadence Clarity™ 3D Solver 不僅可(kě)以實現上述功能，同時還囊括了(le)其他(tā)一些協助工具，有助於節省設計階段並具備黃金標準的(de)模擬精度。與依賴單個計算(suàn)節點的(de)求解器相比，憑藉分(fēn)散式多(duō)處理(lǐ)技術，Clarity 3D Solver 可(kě)以更迅速地應用(yòng)於具有廣泛幾何變化(huà)的(de)極其複雜和(hé)精細物(wù)理(lǐ)結構的(de)模擬分(fēn)析中。更多(duō)的(de)處理(lǐ)資源可(kě)使 3D 求解器能夠為信號完整性（SI）、電源完整性（PI）和(hé)電磁相容性（EMC）分(fēn)析提供更精確的(de)模型，並且無需對結構進行近似或降級，從而對，「模擬器更加友好」。使用(yòng) Clarity 3D Solver 生成的(de)模型與實驗室的(de)測量結果會更為接近，並且可(kě)以直接導入到行業標準電路模擬器（例如 Cadence Sigrity SystemSI）中，以實現實際測量和(hé)模擬之間極高(gāo)的(de)相關性。
此等特性對於 PCIe 的(de)合規性和(hé)互通(tōng)性測試尤具價值，例如在 PCI-SIG 合規性研討會期間作為 PCI-SIG 合規性項目的(de)一部分(fēn)而進行的(de)電氣測試。該研討會將同時進行互通(tōng)性測試和(hé)合規性測試，其結果要麼為「通(tōng)過」，要麼為「不通(tōng)過」。產品在互通(tōng)性測試中的(de)通(tōng)過評級分(fēn)數必須至少為 80%，而合規性測試則為 100%。如果在合規性研討會期間，產品未通(tōng)過測試，則意味著產品可(kě)能無法貼上 PCIe 合規的(de)標籤，這可(kě)能會導緻產品失去在競爭激烈的(de)市場中脫穎而出的(de)機會，並且需要進行重新設計，以在下(xià)一次 PCI-SIG 研討會上重新進行測試。
使用(yòng) Clarity 3D Solver 的(de)設計人(rén)員在電氣測試（包括平臺和(hé)內插卡發射器和(hé)接收器特性測試）中將獲得(de)關鍵性優勢，Clarity 提供的(de)黃金標準精度互連模型模擬，增強了(le)設計人(rén)員首次測試即可(kě)通(tōng)過的(de)信心。
此外，Clarity 是 Cadence 特有的(de)同類之中最佳設計和(hé)分(fēn)析流程中的(de)一部分(fēn)。這一流程包括一套完整的(de)設計環境：包含 Allegro 平臺的(de)高(gāo)速設計規則、Aurora 工具的(de)設計同步信號完整性和(hé)電源完整性分(fēn)析、Clarity 工具的(de)精確 3D 模型提取，以及作為最後一步的(de) SystemSI 工具的(de) PCIe 合規性模擬分(fēn)析。這套包含了(le) Clarity 3D Solver 的(de)完善且高(gāo)度整合的(de)解決方案體系構成了(le) Cadence PCIe 的(de)整體設計流程，説明(míng)設計人(rén)員確保 PCI 產品按時、按預算(suàn)投入量產。
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附件表格
參考資料
1. https://pcisig.com/
2. PCI-SIG PCI 4.0 and PCI 5.0 Specifications
3. https://pcisig.com/faq?field_category_value%5B%5D=pci_express_4.0&keys=
4. https://pcisig.com/pci-express%C2%AE-retimers-vs-redrivers-eye-popping-difference
5. PCI Express Retimers vs. Redrivers: An Eye-Popping Difference
譯文授權轉載出處
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