本文要點
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将 PDN 阻抗設計爲目标值有助于确保設計的(de)電源穩定性。 |
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PDN 目标阻抗在一定程度上會決定 PDN 上測得(de)的(de)任何電壓波動。 |
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确定目标阻抗需要考慮 PDN 上允許的(de)電壓波動、輸出信号上允許的(de)抖動，或将兩者都考慮在内。 |
阻抗可(kě)能是用(yòng)于普遍概括電子學所有領域信号行爲的(de)一項指标。在 PCB 設計中設計具體應用(yòng)時(shí)，我們總是有一些希望實現的(de)目标阻抗，無論是射頻(pín)走線、差分(fēn)對(duì)，還(hái)是阻抗匹配網絡。要想确保電源完整性，就要按照(zhào) PDN 目标阻抗進行設計，但如何确定 PDN 目标阻抗是一項不小的(de)挑戰。
而遺憾的(de)是，沒有哪一項行業标準 (甚至産品手冊中也(yě)沒有提供一定的(de)規範) 可(kě)以告訴我們，在 PCB 中實現電源完整性所需的(de)目标阻抗是多(duō)少。爲此，我們需要針對(duì)信号行爲、允許的(de)功率波動、甚至 PDN 的(de)拓撲結構來(lái)确定最低要求。
對(duì)于電源完整性而言，合适的(de)目标阻抗是多(duō)少？
去耦電容有助于達到目标阻抗并保持電源完整性
不能想當然地認爲任何 PDN 都需要一個(gè)特定的(de)目标阻抗水(shuǐ)平，因爲事實并非如此簡單。我們需要選擇的(de)阻抗值取決于幾個(gè)因素，而且根據 PDN 的(de)結構，可(kě)能很難确定哪些因素最爲重要。影(yǐng)響目标阻抗值的(de)主要因素包括：
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電源總線上允許的(de)電壓波動 |
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輸出信号上允許的(de)時(shí)序抖動 |
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數字 IC 中的(de)核心和(hé)邏輯電平 |
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流入 PDN 的(de)電流大(dà)小和(hé)帶寬 |
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PDN 是數字的(de)還(hái)是模拟的(de) |
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PDN 的(de)拓撲結構 |
要确定電源完整性的(de)目标阻抗，有兩種最常見的(de)方法，即考慮上述列表中的(de)前兩項。雖然該列表中的(de)所有要點都是相互關聯的(de)，但前兩項通(tōng)常用(yòng)于确定 PDN 目标阻抗的(de)設計目标。
最小電壓波動的(de)目标阻抗
需要一定的(de)電壓波動才能讓一定量的(de)電流流入 PDN，而産生電壓波動所需的(de)目标阻抗可(kě)以由歐姆定律确定。如果知道了(le)允許的(de)電壓波動和(hé)開關期間的(de)總電流消耗，就可(kě)以計算(suàn)出與這(zhè)兩個(gè)值有關的(de) PDN 阻抗。
PDN 目标阻抗方程
舉個(gè)例子，隻要翻閱一下(xià)主處理(lǐ)器的(de)數據手冊就可(kě)以确定限值。下(xià)圖所示爲 Kintex UltraScale FPGA 的(de)電源電壓數據。我們可(kě)以根據數據表中列出的(de)電源電壓的(de)标稱值、最小值和(hé)最大(dà)值 (見下(xià)面的(de)紅框) ，對(duì)電源軌電壓的(de)波動設定一個(gè)限制。
某大(dà)型 FPGA 的(de)電源電壓數據
例如，在第一行中，如果我們考慮到 VCCINT 内部電源電壓有 20% 的(de)安全裕度，我們可(kě)以将允許的(de)電源軌電壓波動設置從 0.927 V 到 0.974 V。接下(xià)來(lái)，在産品手冊中找到開關期間的(de)電流消耗，并使用(yòng)歐姆定律來(lái)确定設計中的(de) PDN 目标阻抗。隻要該電源軌的(de) PDN 阻抗在整個(gè)信号帶寬内低于目标值，那麽任何電壓波動都可(kě)以最小化(huà)。
最小抖動的(de)目标阻抗
确保抖動最小化(huà)是一個(gè)重要的(de)目标，有時(shí)也(yě)可(kě)用(yòng)來(lái)确定 PDN 的(de)目标阻抗。當一個(gè)數字器件進行開關操作并導緻電源總線上的(de)電壓波動時(shí)，器件中不斷變化(huà)的(de)邏輯電平會導緻信号中的(de)時(shí)序和(hé)上升速率發生波動。顯然，這(zhè)兩者相互依存，并創造了(le)一個(gè)有趣的(de)反饋系統，但要使抖動最小化(huà)，就必須使這(zhè)種電源波動最小化(huà)。
抖動的(de)典型值可(kě)以從 10ps/mV 到 100ps/mV (對(duì)于某些邏輯電路而言) 不等。高(gāo)精度時(shí)序和(hé)測量應用(yòng)需要将抖動降低至 1 ps/mV。這(zhè)方面的(de)例子包括點雲成像應用(yòng)，如激光(guāng)雷達、4D 雷達和(hé)其他(tā)電子光(guāng)學應用(yòng)。
拓撲結構
PDN 的(de)拓撲結構也(yě)會影(yǐng)響目标阻抗，但并不是以我們預期的(de)方式。典型 PCB 中的(de) PDN 可(kě)以有一個(gè)多(duō)總線拓撲結構。在這(zhè)種拓撲結構中，通(tōng)常有一個(gè)初級穩壓器，将輸入電壓降至高(gāo)邏輯電平 (5V)，并将電源分(fēn)支至總線。總線上也(yě)會放置其他(tā)穩壓器，用(yòng)于繼續降低電壓。詳見下(xià)面方框圖中的(de)示意圖。
典型的(de) PDN 拓撲結構，一條電源總線上有多(duō)個(gè)電路模塊
每個(gè)總線段上的(de)不同電路模塊和(hé)器件可(kě)以相互影(yǐng)響，這(zhè)意味著(zhe)由一個(gè)器件引起的(de) PDN 上的(de)幹擾可(kě)以傳播到所有其他(tā)器件。這(zhè)可(kě)以用(yòng) Z 參數矩陣來(lái)量化(huà)，它也(yě)稱爲阻抗參數矩陣。從該矩陣可(kě)以全面了(le)解 PDN 阻抗，以及流入 PDN 某部分(fēn)的(de)電流如何在其他(tā)部分(fēn)産生紋波。3D 電磁場(chǎng)求解器可(kě)用(yòng)于确定網絡參數矩陣，并在開始原型設計之前評估電路闆的(de)電源完整性。
努力降低 PDN 阻抗
一般來(lái)說，無論 PDN 的(de)拓撲結構如何，我們都應該努力在所需帶寬内将 PDN 阻抗降至最低。把 PDN 阻抗降到零是不可(kě)能的(de)，但如果能把 PDN 阻抗降到毫歐級别，達到 GHz 級頻(pín)率，那麽設計就會非常順利。如果使用(yòng)大(dà)量具有不同 ESL 值的(de)去耦電容和(hé)相鄰平面，将有助于降低 PDN 阻抗，從而使電源總線電壓波動和(hé)輸出信号的(de)抖動保持在一個(gè)較低的(de)水(shuǐ)平。
在所有設計挑戰中，目标阻抗隻是電源完整性的(de)一個(gè)方面。Cadence Sigrity X 軟件可(kě)以幫助我們評估設計中的(de)電源完整性，并提供了(le)一整套時(shí)域和(hé)頻(pín)域仿真功能，以确定目标阻抗是否需要降低。Sigrity X 提供了(le)一系列可(kě)以用(yòng)于 PDN 阻抗分(fēn)析的(de)仿真功能，在全面評估系統功能并确保電源完整性上助您一臂之力。
譯文授權轉載出處 (Graser 協同校閱)
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