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本文要點
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DDR6 RAM 是 目前 DDR 叠代中的(de)最新版本，最大(dà)的(de)資料速率峰值超過 12000 MT/s。 |
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在 DDR6 記憶體介面中使用(yòng)的(de)導體和(hé)介電材料會影(yǐng)響高(gāo)資料速率下(xià)的(de)信號完整性。 |
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DDR6 設計要求包括潔淨的(de)電壓供應、最佳的(de)工作溫度、合適的(de)走線長度匹配、良好的(de)端接、適當的(de)設置和(hé)保持時間，以便在高(gāo)速信號傳輸過程中實現較好的(de)信號完整性和(hé)電源完整性。 |
雙倍數據速率 (Double data rate ， DDR) 是隨機存取記憶體 (RAM) 中目前最快(kuài)的(de)技術。DDR RAM 技術經歷了(le)多(duō)次叠代，每次叠代都比上一個版本具有更高(gāo)的(de)資料速率和(hé)頻寬。DDR6 RAM 是目前 DDR 叠代中的(de)最新版本，其資料速率峰值達到最大(dà) (超過 12000 MT/s)。
但是與此同時，DDR 的(de)高(gāo)速資料流程和(hé)匯流排設計為 DDR PCB 的(de)設計過程帶來了(le)挑戰。這些挑戰類似於超高(gāo)速 PCB 設計的(de)複雜性。本文將介紹 DDR6 RAM 並討論一些常見的(de) DDR6 RAM 設計挑戰。
DDR6 RAM
DDR6 是新一代的(de) RAM。它提供了(le)一種高(gāo)速記憶體設計，適合需要高(gāo)記憶體頻寬的(de)應用(yòng)場景。與之前的(de)版本相比，DDR6 RAM 的(de)設計旨在實現 更高(gāo)的(de)可(kě)靠性、更低的(de)延遲 和(hé) 更高(gāo)的(de)壽命。其中一種專業的(de)記憶體技術，即 GDDR6，可(kě)以提供很大(dà)的(de)頻寬。GDDR6 的(de)頻寬特性使其成為圖形應用(yòng)的(de)最佳選擇。
雙倍數據速率 (DDR) 是 目前 RAM 中最快(kuài)的(de)技術
隨著市場對通(tōng)用(yòng)記憶體設備和(hé)企業存儲應用(yòng)的(de)需求日益增加，DDR6 和(hé) GDDR6 成為理(lǐ)想的(de)選擇。由於 DDR6 RAM 具有高(gāo)頻寬、低延遲和(hé)低功耗的(de)特點，市場需求會繼續擴大(dà)。物(wù)聯網 (IoT)、大(dà)資料和(hé)人(rén)工智慧 (AI) 等技術將繼續使用(yòng) DDR 技術。
由於需求的(de)爆炸式增長，DDR 電路闆從設計到上市的(de)時間很短。然而，如此倉促的(de)過程可(kě)能會帶來一些問題。使用(yòng) DDR6 的(de)設計常常會因為資料、位址、時鐘或控制線的(de)複雜性而出現故障。下(xià)面讓我們深入探討 DDR 設計中的(de)挑戰，特別是 DDR6 設計中的(de)挑戰。
常見的(de) DDR 設計挑戰
使用(yòng) DDR 記憶體的(de)印刷電路闆設計在創建之初就面臨著挑戰。DDR 透過一個時鐘信號的(de)上升沿和(hé)下(xià)降沿處理(lǐ)兩個資料位元的(de)轉換。DDR 記憶體設計的(de)挑戰包括 晶片級別 和(hé) 電路闆級別。由於複雜的(de)時序問題和(hé)高(gāo)速信號，DDR 存儲控制器的(de)設計人(rén)員在 IC 設計中面臨著諸多(duō)問題。
DDR 記憶體設備使用(yòng)多(duō)電平調變，如 PAM 或 QAM，目的(de)是提高(gāo)完全類比頻道以上的(de)資料速率。對於 DDR6 及更高(gāo)版本，PAM 或 QAM 調變通(tōng)常與均衡方案結合使用(yòng)。要採用(yòng)多(duō)電平調變和(hé)均衡方案，需要精心設計 DDR。由於在記憶體結構中需要使用(yòng)不同的(de)線路，如數據、時鐘、位址和(hé)控制以及混合信號等方面的(de)原因，所以設計人(rén)員需要打磨自己解決問題的(de)技能，以確保獲得(de)更好的(de)佈局設計。
DDR 記憶體介面需要滿足電源完整性以及晶片裸片、封裝、記憶體元件和(hé)電路闆走線的(de)信號完整性要求。關於走線，與數十億位元傳輸相連接的(de) DDR 記憶體配置需要特定的(de)走線模式。隻有理(lǐ)順 走線、端接方案、串擾幹擾、阻抗不連續 和(hé) 時序餘量 等方面的(de)挑戰，DDR 記憶體的(de)高(gāo)速性能才會得(de)以體現。
DDR6 RAM 設計挑戰
在大(dà)多(duō)數應用(yòng)場景中，DDR6 RAM 依賴於 倒裝晶片球柵陣列封裝，以獲得(de)更高(gāo)的(de)引腳密度以及更低的(de)功耗。通(tōng)常情況下(xià)，DDR6 記憶體介面中的(de)控制器和(hé)接收器都鋪設在一塊 PCB 上。在 DDR6 記憶體架構中存在著晶片級和(hé)闆級的(de)設計問題。
DDR6 記憶體匯流排設計中的(de)信號完整性問題
在 DDR6 記憶體介面設計中使用(yòng)的(de)導體和(hé)介電材料影(yǐng)響著高(gāo)資料速率下(xià)的(de)信號完整性。由於介電材料吸收了(le)來自信號線的(de)磁能，接收端的(de)信號強度可(kě)能會減弱。通(tōng)道的(de)長度 限制了(le) DDR6 設計中的(de)信號完整性。
為了(le)提高(gāo)電源完整性和(hé)信號完整性，需要使用(yòng)短通(tōng)道或低損耗的(de)介電材料。集膚效應 (skin effect) 的(de)現象加劇了(le)數十億位元信號傳輸的(de)信號插入損耗。在 DDR 記憶體介面設計中，封裝和(hé)電路闆中彼此相鄰的(de)信號之間的(de)能量耦合會造成串擾幹擾。
在 DDR6 記憶體架構中，從發送端到接收端的(de)信號路徑上的(de)阻抗不連續引起了(le)信號反射損耗，並降低了(le)接收信號的(de)品質。阻抗不連續是由電鍍過孔、微型過孔、信號線、BGA 球或 PCB 引起的(de)。
關注某些設計考慮因素，以便在 DDR6 記憶體架構中獲得(de)更好的(de)電源完整性和(hé)信號完整性是十分(fēn)必要的(de)。DDR6 設計要求包括潔淨的(de)電壓供應、最佳的(de)工作溫度、合適的(de)走線長度匹配、良好的(de)終端、適當的(de)設置和(hé)保持時間，以便在高(gāo)速信號傳輸過程中實現較好的(de)信號完整性和(hé)電源完整性。
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譯文授權轉載出處 (映陽科技協同校閱)
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