By Team Sigrity, Cadence

過去幾年來，許多(duō)系統設計人(rén)員一直在使用(yòng) DDR4 RAM 元器件，並將其用(yòng)於系統設計。隨著產品性能的(de)不斷提高(gāo)、電源預算(suàn)的(de)不斷降低，對更快(kuài)速記憶體件的(de)期望從未停止。在 2013 年，即使 DDR4 在主流設計中已被廣泛使用(yòng)，DDR5 標準也(yě)仍在規範階段。儘管 DDR5 規範的(de)最終版本還沒有在業內推廣，但 DDR5 的(de)主要特性是眾所周知的(de)：DDR5 將提供兩倍於 DDR4 RAM 的(de)頻寬以及更高(gāo)效的(de)電源管理(lǐ)。

由於市場正在等待 DDR5 器件的(de)正式使用(yòng)，可(kě)能在 2018 年晚些時候，系統設計人(rén)員會為 DDR5 規範而感到更加焦慮。他(tā)們想知道為了(le)支援新的(de)RAM性能、利用(yòng)提高(gāo)的(de)資料速率和(hé)功耗水(shuǐ)準，需要花費多(duō)少來升級系統需求。因此，他(tā)們希望儘快(kuài)開始基於已知 DDR5 特性的(de)原型設計，然後研究在特定產品中使用(yòng) DDR5 匯流排系統。

對於有經驗的(de)設計人(rén)員來說，使用(yòng)新的(de)記憶體介面來構建原型意味著要首先收集可(kě)表示介面行為的(de)器件模型，接著透過 DDR5 規範採用(yòng)新模型使用(yòng)模擬工具或環境來驗證並模擬新功能。不幸的(de)是，對於幾乎所有設計人(rén)員來說，進度都在這裡停滯不前，因為沒有 DDR5 RAM 的(de)器件模型。

有人(rén)可(kě)能會說，記憶體件在寫週期中就是一個簡單的(de)接收器，它可(kě)以用(yòng)任何現有的(de) IBIS 接收器模型來表示。這在15 年前是可(kě)能實現的(de)。然而，今天的(de)事情已經不那麼簡單了(le)。對於那些一直在使用(yòng)如 3200Mbps 這樣更高(gāo)速度的(de)DDR4 RAM 來設計系統的(de)工程師們，原因是顯而易見的(de)。高(gāo)資料速率記憶體採用(yòng)串列鏈路濾波技術，如均衡，以確保信號品質。這些濾波方法僅由 IBIS-AMI 模型建模，由記憶體和(hé)控制器製造商提供。由於 DDR5 會有更快(kuài)的(de)速度，甚至更低的(de)電壓擺幅，所以均衡更重要。因此，系統設計人(rén)員應該使用(yòng)控制器和(hé)記憶體的(de)先進模型來模擬新的(de) DDR5 介面。在這一點上，設計人(rén)員不能從製造商獲得(de)任何模型。

現在，我們都可(kě)以感受到設計人(rén)員的(de)痛苦：一方面他(tā)們急於構建一個系統，期望與 DDR5 RAM 的(de)主要功能協同；另一方面，他(tā)們缺乏適合這種實驗的(de)模型；更讓他(tā)們沮喪的(de)是，這些模型可(kě)能暫時還不能使用(yòng)。最讓設計工程師擔心的(de)是，如果競爭對手先拿到模型，充分(fēn)利用(yòng) DDR5 的(de)優勢更早發佈產品。困難點並不止於此：即使模型可(kě)用(yòng)，設計人(rén)員仍然不知道他(tā)們目前的(de)模擬工具是否能夠支持 DDR5 新的(de)資料傳輸特性所需的(de)模擬功能。

作為工具提供商，主要目標之一應該是說明(míng)設計工程師脫離模型依賴，並提供選擇，以便他(tā)們能夠為新出現的(de)介面/技術創建自己的(de)模型。這能夠實現嗎？

對於 Sigrity 用(yòng)戶來說，答(dá)案是 YES。事實上，對於那些使用(yòng) Sigrity SystemSI 2017 的(de)工程師來說，解決方案已經在他(tā)們手中了(le)！真是一個驚喜，但這是事實！