走過 路過 不要錯過…十個使用(yòng) Cadence® Allegro® 17.2-2016 的(de)最佳理(lǐ)由將幫助您進一步了(le)解新版功能如何優化(huà) PCB 設計流程，讓您在面對 IoT、智慧穿戴設備等新設計挑戰，更加得(de)心應手！
理(lǐ)由一：支援進階的(de)軟闆及軟硬結合闆設計－縮短您的(de)設計時程
因應愈來愈多(duō)電子設備及產品紛紛導入軟闆或軟硬結合闆的(de)設計，Allegro 17.2-2016 增加一些針對軟闆及軟硬結合闆設計方面的(de)新功能，幫助 PCB 設計者縮短與機構端資料反覆傳輸疊代確認問題的(de)次數及時間，進而減少整體預算(suàn)的(de)花費。
軟硬闆可(kě)藉由 Zone 功能更快(kuài)速簡單地做(zuò)區域劃分(fēn)疊構特性，並改善 MCAD-ECAD 雙方協同設計的(de)成效；新功能也(yě)能使闆材鑲嵌一部份的(de) RF/High-Speed 電路材料，以節省達 25% 的(de)使用(yòng)空間。
此版本針對軟闆及軟硬結合闆設計提供多(duō)達 12 種的(de)新闆材及 19 種的(de)表面處理(lǐ)方式，使用(yòng)者也(yě)能自訂相關的(de)闆材及表面處理(lǐ)，並使用(yòng)新的(de)層與層間的(de)檢查機制來進行幾何關係的(de)檢查。
理(lǐ)由二：全新即時協同設計功能－與您的(de)團隊成員同步設計，縮短 80% 複雜的(de)佈線時間
您是否經歷過很緊湊的(de)設計時程？是否希望能與團隊成員在同一 PCB 設計專案上同步進行設計工作？
現在隨著 Allegro 17.2-2016 的(de)發佈，團隊成員能夠連接到 Allegro PCB 的(de)共用(yòng)資料庫，在同一份設計專案上輕鬆地一起同步進行設計工作，若有成員進行任何編輯時，其他(tā)成員都能立即看到變化(huà)。全新 Allegro 即時協同設計功能，將可(kě)以縮短 80% 複雜且密集的(de)佈線設計時間。
理(lǐ)由三：新的(de) Padstack 編輯器－更加簡單易用(yòng)並支援更多(duō)樣的(de)焊盤結構
透過圖形化(huà)介面及引導式的(de)設定步驟建立 Padstack，將大(dà)幅提高(gāo)您的(de)工作效率。新版編輯器能輕鬆地定義Padstack 所需的(de)屬性，並且提供許多(duō)新的(de)幾何形狀，使之容易地建立複雜的(de) Padstack， 使用(yòng)者也(yě)可(kě)以建立幾個新的(de)基本形狀如甜甜圈形狀、圓角矩形或倒角矩形…等，這些 Padstack 不僅易於建立，也(yě)有助於簡化(huà)一部分(fēn)的(de)設計流程。17.2 的(de)編輯器還提供了(le) Route Keepout 設定選項，使用(yòng)者能依設計需求定義各層隔離時的(de)形狀及禁制區大(dà)小。
理(lǐ)由四：業界最好的(de) Backdrill 功能再進化(huà)－清晰易懂(dǒng)的(de) Via 標籤顯示多(duō)元 Backdrill 資訊
Allegro PCB Designer 是業界第一個提供 Backdrill 功能的(de)軟體； Cadence 採納客戶建議，在 Via 的(de)設計規範與標籤的(de)顯示上增加多(duō)元的(de) Backdrill 資訊，幫助使用(yòng)者在設計過程更加有效率，並能預先避免錯誤發生。
理(lǐ)由五：新的(de) Cross Section 編輯器 – 簡化(huà)設計的(de)設定及相關物(wù)件疊構的(de)規範
Cross Section 編輯器讓我們能夠定義如疊構設定、Dynamic unused pad suppression 及 Embedded component 設定。疊構設計以圖像方式呈現，可(kě)顯示與定義鑽孔方向，可(kě)增加 Layer pair 或使用(yòng)者自訂的(de)層面。其他(tā)增強部分(fēn)包括了(le)材料字元長度可(kě)從 19 到 250 個字元，各層厚度也(yě)加入正/負公差設定，Via 標籤的(de)名稱可(kě)自訂，並且能控制或預防層面被編輯等功能。
理(lǐ)由六：先進的(de)輪廓弧度感知佈線能力–有效節省軟闆設計時間
無論您在進行軟闆、軟硬結合闆或硬闆設計，Allegro PCB 皆已增強弧度感知佈線能力。Enhanced Contour 功能在使用(yòng)者執行 Add Connect 時，面對已存在的(de)走線或 Route keepin，都能沿著其輪廓快(kuài)速帶出走線，更能有效節省設計時間。使用(yòng)者現在隻需要在作圖區點選走線的(de)起始與結束兩端點後，就能輕輕鬆鬆依照(zhào)對應的(de)輪廓實現走線。
理(lǐ)由七：Tabbed Routing – 特別在 BGA Breakout 的(de)區域內，管控關鍵信號的(de)阻抗與串擾
當 BGA IC 有非常多(duō)的(de) Pin 及很小的(de) Pin pitch 時， IC 內部走線的(de)寬度相對地也(yě)會比平常走線來得(de)窄，這代表單一信號和(hé)差動信號都需通(tōng)過這些區域。而更糟的(de)是，Pin 的(de)區域中充滿了(le)很多(duō) Void，使得(de)阻抗變得(de)難以控制。現在藉由使用(yòng) Allegro 17.2-2016，您將能透過新的(de)方法管控這些區域的(de)信號阻抗，讓您在平行走線間加上梯形Shape 來補償阻抗並運用(yòng)相關的(de)檢查機制，以因應設計規範要求，如：Tab 的(de)數量及其間距。
理(lǐ)由八：Allegro Sigrity 最佳整合 – 使用(yòng) Sigrity 驗證 Allegro 的(de) Return path via 結構
先前已向各位介紹過 Allegro 16.6-2015 增加 6 種新的(de) Via structure，而現在新版Allegro 17.2-2016 更能在您的(de)設計裡，添加已經由 Sigrity 驗證過的(de) Via structure，來節省 PCB Layout 設計的(de)時間，並避免在佈線後期驗證過程中發生任何的(de)意外。
理(lǐ)由九：新的(de)設計規範檢查 (DRC)
Cadence 持續增進 Allegro PCB Editor 的(de)設計規範功能，除了(le)新的(de) Backdrill 規則及軟闆和(hé)軟硬結合闆的(de) Inter-layer 檢查條件之外，還新增 Drill DRC 及四種型態的(de)銳角偵測檢查。Drill DRC 現在能透過勾選新的(de)檢查選項之後，讓您的(de) PCB 設計中所有包含 Pad Ring 的(de) Pin 或 Via，再以鑽孔的(de)角度來跟其他(tā)物(wù)件進行間距的(de)檢查。而新增的(de)四種銳角檢查條件包含 Shape 邊緣與 Shape 邊緣夾角檢查、Line 與 Pad 夾角檢查、Line 與 Shape 夾角檢查及 Line 與 Line 夾角檢查，以期後續 PCB 生產能更順利完善。
理(lǐ)由十：更加便利的(de) Allegro PCB Editor
讓 Allegro PCB Editor 更易於使用(yòng)是 Cadence 一直持續努力的(de)目標，新版 Allegro 17.2-2016 功能提升目的(de)之一就是要減少 PCB 設計所花費的(de)時間，減少您點擊滑鼠按鍵的(de)次數。現在您能依照(zhào)使用(yòng)習慣自定義工具列的(de)功能按鈕，並運用(yòng) Visibility 面闆更便捷地控制層面顯示內容。
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