功率放大(dà)器設計示例

第 1 步：設計要求

我們來看一下(xià) GaA PHEMT 功率放大(dà)器的(de)設計流程，本示例研究了(le)各種設計考慮因素的(de)作用(yòng)，並展示了(le)參數化(huà)設計和(hé)設計收斂是如何體現的(de)。在本例中，要設計的(de)是一個由直流電源供電的(de) A 類放大(dà)器，規格匯總如下(xià)：在給定的(de)線性天線輸出功率下(xià)，最大(dà)的(de)功率附加效率 (PAE) Pant，從功率放大(dà)器的(de) P1dB 功率略微回退 ，帶有適度的(de) (單級) 增益 (G) 和(hé)一些天線不匹配。

第 2 步：偏置選擇

子步驟 2.1：電能耗散

為了(le)實現這一設計，用(yòng)戶可(kě)以透過一些簡單計算(suàn)來分(fēn)析偏置選擇。在第一個設計子步驟中，與所有步驟一樣，有必要清楚地說明(míng)要達到什(shén)麼樣的(de)設計要求，確定哪些設計參數對於滿足設計要求來說是最重要的(de)，然後證明(míng)為這些參數選定的(de)參數值可(kě)以滿足要求。

如果不選擇適當的(de)偏置點和(hé)相關的(de) FET 週邊電路，就沒有增益 (G)，放大(dà)器可(kě)能不支持足夠的(de)輸出功率 (Pant)，而且可(kě)能遠遠達不到線性 (P1dB)。簡而言之，如果將 PAE 作為一項設計要求，並將 pHEMT 直流 Ids 和(hé) Vds 視為設計參數，那麼第一步就可(kě)以從參數化(huà)設計的(de)角度入手。

對於實際的(de)功率放大(dà)器輸出功率，可(kě)能需要考慮設計中的(de)其他(tā)元素。有時，功率放大(dà)器的(de)設計要求並不是隻針對功率放大(dà)器本身，而是針對系統，或是針對系統和(hé)功率放大(dà)器兩者。圖 2 是一個設計合理(lǐ)的(de)從功率放大(dà)器到天線的(de)系統，同時重點顯示了(le)在將系統要求轉化(huà)為功率放大(dà)器要求時可(kě)能需要考慮的(de)幾個額外元素。

隨著納入開關和(hé)考慮天線阻抗，天線上的(de)功率或系統功率輸出與對功率放大(dà)器的(de)功率要求聯繫了(le)起來。

Pout = Pant + Loss_switches + Loss_match + margin (1)

Loss_switches 是透過發射 - 接收 (TR) 開關和(hé) / 或分(fēn)集開關的(de)損耗 (圖 2)，Loss_match 是天線上的(de)不匹配，而 margin 是設計和(hé)回退的(de)綜合餘量。雖然在電腦輔助設計 (CAD) 模擬的(de)理(lǐ)想情況下(xià)，功率放大(dà)器將提供所模擬的(de)全部功率；但在現實中，功率放大(dà)器出廠後，設備與設備或批次與批次之間的(de)輸出功率 (Pout) 會出現差異，而用(yòng)戶希望我們在餘量中考慮這一點。

子步驟 2.2：熱耗散

在實際開始小訊號設計之前，可(kě)以暫停並考慮熱影(yǐng)響，特別是考慮到方程式 (3) 中存在著溫度依賴性。像 GaA PHEMT 這樣的(de) FET 器件是多(duō)數載流子器件，其控制端由決定輸出端電流的(de)電壓主導。對這一物(wù)理(lǐ)過程的(de)熱敏感性源自多(duō)數載流子的(de)濃度增加了(le)，而這又被額外的(de)散射機制所抵消，此類散射機制總體上表現為輸出電流隨工作溫度升高(gāo)而減少。這是一個負反饋過程。圖 3 闡明(míng)了(le)這兩種效應之間的(de)平衡。在較低的(de)電流下(xià)，溫度較高(gāo)的(de)器件在通(tōng)道中有更多(duō)的(de)載流子，由此產生的(de)電流比室溫下(xià)的(de)器件產生的(de)電流要高(gāo)。隨著自熱成為主導因素，溫度升高(gāo)增加了(le)散射，使載流子更難從源極穿越到漏極，從而導緻電流減少。

在實踐中，pHEMT 的(de)電流變化(huà)相對較小 [6]，除了(le)非常現實的(de)可(kě)靠性考量之外，溫度在 pHEMT 設計中的(de)影(yǐng)響比使用(yòng)雙極結型電晶體 (BJT) 的(de) PA 電氣設計要小，因為在雙極結型電晶體中，熱失控是一個切實存在的(de)問題。從設計流程的(de)角度來看，由於偏置電路對溫度很敏感，而且相對於室溫和(hé)/或基闆溫度，FET 通(tōng)道中的(de)溫度傾向於「牽引」偏置電路，在初始偏置設計步驟時將溫度考慮在內是一種謹慎的(de)做(zuò)法，但不一定有必要。

子步驟 2.3：負載牽引

在功率放大(dà)器的(de)偏置選擇中，另一個考慮因素是負載牽引，即 FET 在非線性工作中有效輸出阻抗的(de)轉變。這意味著，隨著輸入訊號功率的(de)變化(huà)，FET 將在較低的(de)功率下(xià)以線性方式工作，但隨著功率的(de)改變，FET 會發生轉變。在現實中，在測量一個特定的(de)性能參數時，負載阻抗會改變，這樣就可(kě)以有利地選擇呈現給 FET 的(de)阻抗。另外，鑒於 FET 的(de)運行方式具有某種程度的(de)非線性，這種非線性是如何被負載阻抗改變的(de)呢(ne)？這顯然是一個參數化(huà)的(de)設計流程問題，因為某個指定的(de)性能標準與設計參數 (FET 觀察到的(de)負載) 有關。

因此，當考慮到負載牽引時，僅僅根據負載牽引考慮因素而選擇偏置是不夠的(de)，還必須說明(míng)哪些非線性輸出特性被哪個負載阻抗所「牽引」。出於這個原因，負載牽引資料通(tōng)常以史密斯圓圖上的(de)圓圈形式呈現。PAE 或飽和(hé)輸出功率是典型值，但二次或三次諧波消除也(yě)很重要。在更詳細的(de)功率放大(dà)器設計方法中，如波形工程設計，整個 FET 模型基本上是 FET 的(de)負載牽引資料，使用(yòng)的(de)是所需輸入訊號的(de)近似值。由於這些原因，這一步可(kě)以視為步驟 3 線性設計的(de)一部分(fēn)，因為監測的(de)性能標準是 IV 曲線以外的(de)東西。

AWR Microwave Office 的(de)負載牽引工具是一個很好的(de)腳本，可(kě)以在設計中調用(yòng)。圖 4 顯示了(le)圖 3 中所用(yòng)器件的(de)負載牽引等值線——PAE 的(de)等值線與兩個不同的(de)偏置條件的(de)比較。設計師可(kě)以根據直流耗散功率 (即不同的(de)偏置條件) 和(hé)呈現給電晶體的(de)不同 (負載) 阻抗 (即負載牽引等高(gāo)線本身)，檢查可(kě)用(yòng)效率。從設計的(de)角度來看，也(yě)許更重要的(de)是同時使用(yòng)類比的(de)負載牽引能力和(hé)電晶體與柵極偏置的(de)共軛小訊號輸出匹配 (圖 5) 。由於最大(dà)功率傳輸需要電晶體的(de)共軛輸出匹配，負載牽引等高(gāo)線對設計流程十分(fēn)重要，因為最大(dà)功率傳輸和(hé) PAE 的(de)交叉部分(fēn)有助於實現一個功能良好的(de)功率放大(dà)器。有一點需要注意的(de)是：由於這個功率放大(dà)器已經被指定為從 P1dB「回退」的(de)模式下(xià)工作，小訊號 S22 可(kě)以用(yòng)來代替測量值 (使用(yòng)該測量值可(kě)以得(de)出大(dà)訊號等值)。

第 3 步：線性設計

在不過度簡化(huà)的(de)情況下(xià)，下(xià)一步是調整參數，這些參數定義了(le)呈現給 pHEMT 的(de)輸入和(hé)輸出網路，進而先後獲得(de)偏置和(hé)線性性能。換句話說，流程的(de)參數化(huà)設計方面使用(yòng)戶能夠調整 FET 觀察到的(de)輸入和(hé)輸出阻抗，以便控制線性性能。在先進的(de)流程中，這可(kě)能意味著基於功率放大(dà)器的(de)基本頻率和(hé)諧波來設計輸入和(hé) / 或輸出網路。設計收斂是另一個流程標準，要實現設計收斂，需維持子步驟 2.1 的(de)性能 (基本上是維持實現 P 和(hé) Pout 所需的(de)直流偏壓) ，同時獲得(de)所需的(de)增益和(hé)匹配。

通(tōng)常情況下(xià)，藉由獲得(de)正確的(de)偏壓和(hé)滿足輸出功率限制而實現的(de) pHEMT 週邊電路，其輸入和(hé)輸出阻抗接近 50Ω，但也(yě)許還不夠接近，所以可(kě)能仍然需要一定程度的(de)阻抗匹配。對於大(dà)型 FET，輸入柵級-源級電容可(kě)能相當大(dà) (圖 6) ，因此隨著工作頻率的(de)提高(gāo)，輸入阻抗將開始隨頻率變化(huà)而變化(huà)，輸入匹配變得(de)更具挑戰性。

在實現輸入匹配時應注意穩定性因素，在這一步中，溫度考慮的(de)優先順序最低。具體來說，如果 PA FET 柵極的(de)直流偏置網路設計得(de)當，帶有扼流圈和(hé)旁路電容，就有可(kě)能產生低頻共振，從而導緻振盪的(de)發生。因此，除了(le)將增益 (G) 作為這一步的(de)設計要求外，還應該考慮到線性穩定性指標，如 K 和(hé) B1。在更高(gāo)級的(de)設計流程中，穩定性也(yě)會作為一個非線性設計目標被考慮在內 [8]。

儘管輸入匹配對於確保發射器鏈中的(de)早期元件協調運行很重要，但功率放大(dà)器的(de)重點是輸出端。首先，如果沒有正確設計輸出網路以獲得(de)增益，我們得(de)到的(de)就不是一個放大(dà)器，更不可(kě)能是一個功率放大(dà)器。為了(le)獲得(de)最大(dà)的(de)電壓擺幅，從而獲得(de)最高(gāo)的(de)功率輸出，需要使用(yòng)一個負載電感器，以便將電阻損失降到最低，電阻損失會限制從 FET 漏極測得(de)的(de) Vdc 可(kě)用(yòng)電壓。即：

V_d=V_dc-min(V_ds(t))-I_dsRe(Z_L) (4)

或者說，漏極的(de)可(kě)用(yòng)電壓等於直流源電壓減去 Vds 最小值，即保持 FET 不超過“膝蓋”和(hé)保持電壓不因負載中任何實際阻抗成分(fēn)而下(xià)降所需的(de)最小 Vds。乍一看，答(dá)案是我們需要一個大(dà)號 MMIC 電感器；然而，大(dà)號 MMIC 電感器通(tōng)常電阻較大(dà)，所以要做(zuò)一個權衡。進行權衡時必須考慮功率放大(dà)器是徹底的(de)單片式 (帶有片上負載電感器) 還是外接式。外接式片外電感器可(kě)能相當有吸引力，因為它具有更高(gāo)的(de) Q 值和(hé)更低的(de)損耗，但訊號到達片外設備帶來的(de)額外寄生電容和(hé)電感會帶來進一步的(de)穩定性問題。

前面在討論負載牽引時提到，良好的(de)輸出匹配對於不超出 (1) 中規定的(de)餘量也(yě)是至關重要的(de)，因此應該透過負載牽引模擬或測量 [7] 來確定輸出匹配，從而確定實現最大(dà)功率傳輸所需的(de)共軛匹配：

Z_out = Z*_d(5)

其中 Z*_d 是 FET / 負載電路的(de)阻抗的(de)複共軛，
Z_out 是 FET / 負載電路的(de)輸出匹配網路的(de)阻抗，並在其輸出端由所需負載 (通(tōng)常為 50Ω) 終止。

隨著 P_out 變得(de)越來越大(dà)，這一點變得(de)愈發重要。功率放大(dà)器的(de)作用(yòng)是為天線提供功率，如果在功率放大(dà)器 FET 和(hé)代表功率放大(dà)器的(de)引腳或連接器之間儲存或耗散功率，就無法實現這個目標。設計一個適當的(de)匹配網路，將 FET 漏極處的(de)「不完全等於 50Ω」變為引腳 / 連接器處的(de)「盡可(kě)能接近 50Ω」，可(kě)能是從不達標變成超標的(de)關鍵。

這一步的(de)設計收斂應該確認直流偏置仍然為預期的(de) PAE 提供額定的(de)直流功耗，並確認線性增益 (G) 以及任何輸入和(hé)輸出匹配標準 (分(fēn)別以 VSWR 或 S11 / S22 表示) 已經實現。

在 AWR 軟體中實現這一點非常簡單，與設計小訊號放大(dà)器或無源電路沒有區別。創建電路圖，在幾個圖形上執行所需的(de)測量值就可(kě)以了(le)。要想加快(kuài)後續步驟的(de)進度，有一個小提示：可(kě)以按層級結構設置電路，模擬平臺位於最上層，特別是對於非線性模擬而言，但一定要使用(yòng)理(lǐ)想元件，讓初始電路圖簡單易懂(dǒng)，並保留 MMIC PDK 螺旋電感器模型，直到拓撲結構更加明(míng)確。這往往會使關鍵的(de)設計參數在早期更容易確定，因為不會由於寄生效應而混淆結果。

回過頭來參考圖 5，注意最大(dà)功率傳輸的(de)匹配並不對應於最佳 PAE 的(de)匹配。當考慮到設計的(de)非線性方面時，需要作出權衡，但在這一點上，我們已經通(tōng)過完成小訊號設計標準 (即我們希望實現的(de)匹配) 實現了(le)小訊號的(de)設計收斂。

第 4 步：非線性設計

第三次設計參數/收斂叠代側重於非線性性能、PAE 以及透過微調偏置和(hé)匹配得(de)到的(de) P1dB。但與線性設計步驟一樣，為了(le)實現設計收斂，已經獲得(de)的(de)參數不應受到幹擾，所以必須在不犧牲增益、匹配和(hé) (也(yě)許在這一步是最重要的(de)) 穩定性的(de)情況下(xià)優化(huà)非線性性能。以破壞設計穩定性的(de)方式來提高(gāo) PAE 是很有吸引力的(de)——畢竟，要想在相同的(de)直流電源下(xià)獲得(de)更多(duō)的(de)功率，隻需製造一個振盪器就大(dà)功告成了(le)！

從設計流程的(de)參數化(huà)設計要求的(de)角度來看，在這一步中控制性能的(de)設計參數似乎與上一步相同，隻是我們使用(yòng)非線性模擬器來觀察 PAE 和(hé) P1dB (或其他(tā)一些非線性的(de)衡量標準) 。其實非常適合在這一步中對輸入和(hé)輸出匹配網路的(de)實際構成多(duō)加考慮，其中包括偏置線、接地以及片外和(hé)片內的(de)鍵合線或 bump。通(tōng)常情況下(xià)，我們會監測寄生源電感的(de)界限，從而為佈線圖 (邊界焊盤的(de)數量和(hé)位置) 和(hé)封裝 (鍵合線的(de)數量和(hé)長度) 提供指導，其中不僅涉及到降低非線性性能標準，還要確保仍然滿足與前面的(de)子步驟相關的(de)要求。

在這一步中，重點是在輸入功率逐漸上升時，努力將線性輸出功率的(de)壓縮點向外推，以及提高(gāo) PAE。要做(zuò)到這一點 (繼而實現這一步的(de)設計收斂) ，所採取的(de)策略重點是最大(dà)限度地減少寄生效應和(hé)略微調整偏置條件。我們可(kě)能會很想改變 FET 週邊電路，但這樣做(zuò)是有風險的(de)，在涉及到負載牽引的(de)情況下(xià)更是如此，因為我們可(kě)能已經根據對 FET 輸入和(hé)輸出阻抗的(de)詳細瞭解對設計的(de)線性部分(fēn)進行了(le)優化(huà)。如果 (3) 中的(de) IQ 可(kě)以回退，以提高(gāo) PAE 而不損害線性性能，那麼就可(kě)以用(yòng)較低的(de)電流製造一些熱餘量。

關於 FET 建模，應該強調一點：清楚而詳細地瞭解 FET 的(de)非線性行為，瞭解正在使用(yòng)的(de)模型在多(duō)大(dà)程度上捕捉到了(le)這些非線性行為，這一點至關重要。例如，如果目的(de)是通(tōng)過巧妙的(de)阻抗匹配 (作為擴大(dà) P1dB 的(de)一種方式) 來儘量減少三階諧波的(de)產生，那麼所使用(yòng)的(de)模型不僅應該能準確地通(tōng)過 gm (基於電流的(de)非線性) 或 Cgs/Cgd (基於電容的(de)非線性) 的(de)導數產生三階諧波，而且在負載阻抗不等於 50Ω 的(de)情況下(xià)也(yě)要做(zuò)到這一點。對模型的(de)這種要求並非是微不足道的(de)，相反，在沒有驗證模型是否具有這種能力的(de)情況下(xià)，試圖類比和(hé)“設計出”這種行為是非常不明(míng)智的(de)，隻會浪費時間。

如果專案組織的(de)模擬平臺樣式 (圖 8) 已經確定，AWR Microwave Office 非線性模擬可(kě)以與線性分(fēn)析重複使用(yòng)，隻需更改模擬平臺上執行的(de)測量——AWR 軟體中的(de)埠 (乃至非線性源埠) 作為 S 參數終端，因此可(kě)以從圖表中獲得(de)兩種用(yòng)途。在 AWR Microwave Office 軟體中，埠元素既是線性終端又是子電路/層次元素。如果模擬平臺的(de)底層電路圖在一開始包括片外或偏置相關的(de)寄生效應，那麼在所有分(fēn)析中重複使用(yòng)底層電路圖是很重要的(de)。此外，如果功率放大(dà)器是 C 級或更高(gāo)的(de)等級，設計師可(kě)以開始使用(yòng)暫態分(fēn)析，並且模擬平臺電路圖層面上的(de)模擬設置保持不變。

如果該特定的(de) FET 尺寸和(hé)偏置與針對最大(dà)功率傳輸的(de)共軛匹配一起使用(yòng)，那麼功率放大(dà)器在較低的(de)輸出功率下(xià)會壓縮，不能提供最佳的(de) PAE。圖 5 中的(de)負載牽引等高(gāo)線就表明(míng)了(le)這一點，因為共軛 S22 匹配與該偏置點的(de)負載牽引結果的(de)交叉顯示，功率放大(dà)器將不會實現 PAE 最大(dà)值。該偏置點的(de)負載牽引等高(gāo)線清楚表明(míng)，這兩者不能同時實現。

在實踐中，更常見的(de)情況是，功率放大(dà)器的(de)設計要求電晶體要以犧牲 PAE 為代價實現共軛匹配。在這種情況下(xià)，負載牽引將是相對於最大(dà)功率傳輸，而不是相對於 PAE。這將產生一個最佳匹配，它不會對應於小訊號 S22，但會給出一個阻抗，「拉走」小訊號 S22。

第 5 步：提取 layout

完成電路設計後，最後的(de)設計步驟是實際佈置功率放大(dà)器。如果在電路圖上沒有捕捉到互連，那麼參數化(huà)設計的(de)要求就會有點喪失存在感，因此，微帶或共面波導元件應該盡可(kě)能擺放在電路圖上，這樣長度和(hé)寬度就可(kě)以與維持整體晶片的(de)性能標準聯繫起來。不少 MMIC 設計 (包括功率放大(dà)器) 從來沒有順利通(tōng)過產品開發的(de)這個階段，原因很簡單：在設計過程的(de)這個階段，在無休止的(de)「移動一條線，運行電磁求解器，進行電路模擬....然後再來一次」的(de)過程中，這種參數化(huà)設計的(de)要求漸漸消失了(le)。面對幾十個或上百個互連和(hé)一個不能實現設計收斂的(de)提取layout圖，設計團隊必須儘早確定哪些互連控制著 MMIC 的(de)關鍵性能。如果 MMIC 的(de) PDK 支援鍵合焊盤，那麼它們也(yě)應該被納入參數化(huà)設計階段。

在包含所有這些影(yǐng)響的(de)名義模擬確認整體晶片性能標準得(de)到滿足之後，設計收斂就完成了(le)。小規模 (小於晶片規模) 的(de)電磁分(fēn)析可(kě)以在本地完成，以確認輸入和(hé)輸出匹配網路達到了(le)所期望的(de)性能，如公式 (5) 所定義的(de)那樣。

在功率放大(dà)器設計流程的(de)這一階段，AWR Microwave Office 軟體中的(de)流程非常有説明(míng)。沿著通(tōng)常要進行電路劃分(fēn)的(de)線路 (輸入匹配、FET 級和(hé)輸出匹配) 使用(yòng) EXTRACT 技術，用(yòng)戶能夠快(kuài)速確認佈線後的(de)性能是否符合設計早期基於電路圖的(de)估計。不要忘記把 PDK 的(de)鍵合焊盤作為電路圖模擬和(hé) EXTRACT 設計 (如果可(kě)能的(de)話) 的(de)一部分(fēn)。

例如，圖 10 顯示了(le)一個簡單的(de)漏極多(duō)支路結構，用(yòng)於從從本例中使用(yòng)的(de) FET 的(de)漏極結構過渡到 50um 厚 GaA 上的(de) 50um 線路中長 100um 的(de)一段，此過程使用(yòng)了(le) AWR APLAC HB 模擬與 AWR AXIEM 3D Planar EM 分(fēn)析。

後續的(de) PAE 和(hé) Pout 模擬也(yě)表明(míng)，這些相對較小但有必要的(de)特徵會引起非線性性能下(xià)降。相比之下(xià)，鍵合焊盤本身 (圖 11) 的(de)變化(huà)非常小。

第 6 步：最終分(fēn)析

在最後的(de)分(fēn)析步驟中，我們要在整個設計的(de)背景下(xià) (既然設計似乎已經完成) 重新審視創建設計時採取的(de)設計假設和(hé)簡化(huà)措施。透過該步驟，設計師能夠確保整體至少是各部分(fēn)的(de)總和(hé)，並且在關注設計各個部分(fēn)的(de)過程中 (即將設計分(fēn)割成較小的(de)部分(fēn)) ，其中的(de)任意兩個部分(fēn)沒有在無意中被耦合在一起，從而使整體性能受到影(yǐng)響。從這個角度來看，可(kě)以將這一步看作是上升一個層次，設計參數是子塊 (輸入匹配、輸出匹配、FET / 負載、偏置電路等) ，而不是子塊中的(de)各個元件。性能標準是整體的(de)晶片要求，一旦相對於分(fēn)析物(wù)件的(de)性能標準得(de)到滿足，就實現了(le)設計收斂，分(fēn)析物(wù)件包括：電磁的(de)電氣性能、熱可(kě)靠性、DRC 可(kě)製造性等等。

分(fēn)析是為了(le)確保二階效應 (如電磁耦合和(hé)熱效應) 不違反早期的(de)設計參數約束和(hé)假設。電磁分(fēn)析將驗證關於源極電感和(hé)互連寄生的(de)假設，這可(kě)能會影(yǐng)響回饋路徑，從而增加不穩定性。電磁分(fēn)析十分(fēn)耗時，需要使用(yòng)記憶體配置較高(gāo)的(de)工作站，但電磁分(fēn)析越詳細，就越有可(kě)能發現潛在振盪或導緻性能欠佳的(de)寄生效應。現在，AWR AXIEM 分(fēn)析和(hé) EXTRACT 流程等電磁模擬應該在頂級晶片上運行，而不隻是單獨考慮每個設計子塊。在這兩者之間反復運行是一個很好的(de)策略，可(kě)以隔離此時發現的(de)任何問題。

正式的(de)有限元素法 (FEM) 熱分(fēn)析再次確認了(le)通(tōng)道的(de)工作溫度。經過十餘年的(de)發展，電磁分(fēn)析已經足夠穩健，可(kě)以納入 MMIC 設計師的(de)流程中，熱分(fēn)析也(yě)是如此。儘管熱分(fēn)析剛出現不久，而且與電氣工程師可(kě)能熟悉的(de)其他(tā)步驟不同，但在 MMIC 工具集中，熱分(fēn)析非常簡單，也(yě)非常有用(yòng)，不進行熱分(fēn)析就太可(kě)惜了(le)。為功率放大(dà)器設計的(de)許多(duō)假設提供支援的(de)是 FET 通(tōng)道的(de)工作溫度。在佈線確定後，所有的(de)金屬化(huà)流程都已完成，透過電熱分(fēn)析，我們可(kě)以再次確認關於 FET 通(tōng)道間距和(hé)直流偏置的(de)決定是否妥當。整合在 AWR 軟體中的(de) Cadence Celsius Thermal Solver 可(kě)以在幾個小時內完成這一流程。

如果電磁或熱驗證步驟因沒有實現設計收斂而失敗，可(kě)以增加互連的(de)寬度或縮短互連的(de)長度，以儘量減少電感，或增加互連間距以避免電容，也(yě)可(kě)以增加 pHEMT 導引之間的(de)間距，以加強通(tōng)道散熱。簡而言之，對於 GaA pHEMT 功率放大(dà)器設計師來說，在許多(duō)情況下(xià)可(kě)以把熱考慮作為一種次要影(yǐng)響，在驗證期間通(tōng)過一個分(fēn)析步驟來處理(lǐ)。當然，並不是要處理(lǐ)激進的(de)熱規格或可(kě)靠性要求。

這一步的(de)問題是，設計師實際上可(kě)能成功地發現設計中的(de)問題。因為設計參數已經被抽象化(huà)了(le)，如果分(fēn)析沒有與設計要求形成收斂，那麼設計師就有可(kě)能不知道要修正什(shén)麼 (即移動哪個互連，縮短哪個鍵合線等等) 。分(fēn)析工具會指出設計存在問題，但如果沒有能力透過參數化(huà)模型直接將因果關係聯繫起來，最好是憑藉經驗判斷。無休止地花幾天或幾周的(de)時間反復“移動一條線，運行一次電磁模擬”很少能找到答(dá)案。最後且同樣重要的(de)是，需要實現設計到製造的(de)收斂：在交付設計時，一定要附帶基於代工廠的(de)設計規則檢查 (DRC)。AWR Microwave Office 軟體包括 DRC 和(hé)電路佈局驗證 (LVS) 工具，而一些代工廠在一天或更短的(de)時間內就可(kě)以為設計師完成這一工作。