By Cadence
5G 無線系統和(hé)連接設備正在每一個可(kě)以想像的(de)行業中激增，促使技術領先者利用(yòng)市場機會，開發由性能、尺寸和(hé)成本決定和(hé)區分(fēn)的(de)射頻產品。傳統上，利用(yòng)最新先進技術節點的(de)定制或專有積體電路 (IC) 設計一直是實現差異化(huà)的(de)途徑，但今天的(de)複雜設計正在超越隻考慮晶片內部設計的(de)界限。
射頻和(hé)混合信號設計工作不僅包括多(duō)樣化(huà)的(de)半導體工藝，還包括先進的(de)跨層封裝和(hé)系統級封裝 (SiP) 和(hé)封裝中的(de)封裝 (PiP) 技術，以及使用(yòng)先進互連技術實現的(de) 3D-IC。成功的(de)產品需要在開發的(de)整個設計、分(fēn)析和(hé)簽收階段，在系統層面上考慮可(kě)能影(yǐng)響最終產品整體性能的(de)每一個可(kě)能的(de)元件之間的(de)相互影(yǐng)響。所有影(yǐng)響結果的(de)電氣因素——微觀和(hé)宏觀的(de)——都必須考慮。
為了(le)在競爭激烈的(de) 5G 無線市場中獲勝，公司需要電子設計自動化(huà) (EDA) 解決方案實現從晶片到系統的(de)完整和(hé)全面的(de)射頻工作流程。為了(le)實現這一目標，工程團隊需要融合 EDA 平臺以及模擬和(hé)分(fēn)析技術，以確保寶貴的(de)工程時間用(yòng)於設計，而不是將資料從一個工具轉移和(hé)翻譯到另一個工具。EDA 軟體發展商必須提供一個高(gāo)效的(de)前端到後端的(de)交互操作工作流程，以最大(dà)限度地提高(gāo)用(yòng)戶的(de)生產力。
隨著 Cadence 在 2020 年從美(měi)國國家儀器公司收購了(le) AWR®，Cadence® AWR Design Environment® 平臺的(de)最新 V16 版本提供了(le)完整和(hé)全面的(de)RF工作流程 (圖 1)。
圖 1：Cadence 射頻 EDA 解決方案提供了(le)一個全面的(de)設計工作流程。
異構技術
異構整合減輕了(le)同構系統晶片 (SoC) 解決方案的(de)高(gāo)成本壓力，使設計者能夠在使用(yòng)較新的(de)封裝技術的(de)基片上結合成熟的(de) RFIC 和(hé) MMIC 設計。先進的(de)整合方法，如扇出式晶圓級封裝 (fan-out wafer-level packaging) ，可(kě)以產生更小、更有效的(de)系統，然而這些高(gāo)度整合的(de)系統更加複雜，容易因各個元件的(de)相互依賴性、複雜的(de)跨結構互連網路以及從多(duō)個來源彙集跨平臺設計資料的(de)挑戰而產生錯誤。平臺的(de)互通(tōng)性對於跨晶片、封裝和(hé)電路闆設計的(de)多(duō)技術整合至關重要 (圖 2)。
圖 2：AWR 軟體平臺支援從 IC 到系統的(de)設計。
新發佈的(de) AWR Design Environment V16 版本透過工作流程自動化(huà)使周轉時間減少至少 50%。它透過利用(yòng)射頻智慧財產權 (IP) 創建和(hé)跨平臺模擬，包括 IC 和(hé)封裝 (Virtuoso工具流程) 和(hé)電路闆 (Allegro工具流程) 來實現這一目標。此外，Clarity™ 3D Solver 和(hé) Celsius® Thermal Solver 的(de)整合和(hé)互通(tōng)性提供了(le)電熱協同模擬和(hé)如射頻前端這樣的(de)大(dà)規模高(gāo)密設計的(de)耦合分(fēn)析。V16 版本實現的(de)射頻工作流程創新始於在不同的(de)加工領域對應的(de)設計平臺間設計資料和(hé)軟體 IP 的(de)共用(yòng)和(hé)傳輸方式的(de)基礎性進步。在 Cadence 旗下(xià)，V16 軟體所引入的(de)射頻整合水(shuǐ)準顯著提高(gāo)了(le)工程團隊的(de)生產力。
Cadence 的(de)工具平臺不斷發展，以解決所支援的(de)工藝技術的(de)製造、設計和(hé)分(fēn)析要求。其設計流程自動化(huà)可(kě)管理(lǐ)極其複雜的(de)晶片、封裝和(hé)電路闆系統的(de)開發。由於系統級整合要求跨這些不同的(de)技術進行射頻設計，在開始設計之前，工程師要從多(duō)個來源獲取資訊：業務需求、可(kě)靠性約束、製造工藝和(hé)供應鏈資料。對於企業和(hé)大(dà)型設計團隊來說，需要有效地共用(yòng)庫，使用(yòng)公司授權和(hé)預先批準的(de)元件和(hé)疊層材料進行工作，這增加了(le)將產品快(kuài)速推向市場的(de)挑戰。為了(le)共用(yòng)設計資料、利用(yòng)不同工具的(de)獨特功能、減少或消除系統整合瓶頸，平臺之間的(de)互通(tōng)性是必要的(de)。射頻設計和(hé)加工版圖設計團隊之間的(de)任何脫節都會消耗工程資源並直接影(yǐng)響開發進度。
想像一下(xià)，在 AWR 軟體中創建的(de)射頻 IP 可(kě)以無縫地整合到用(yòng)較新的(de)工藝技術和(hé)整合方法設計的(de)系統中。開發團隊現在有一個高(gāo)效的(de)射頻工作流程，使他(tā)們能夠提取 AWR 射頻 IP/設計資料，並在適當的(de) RFIC、PCB 或 SiP 平臺上重複使用(yòng)。AWR V16 版本引入對 Cadence 統一庫和(hé)技術檔的(de)支持，建立了(le) AWR、Virtuoso 和(hé) Allegro 平臺之間的(de)互通(tōng)性。
Virtuoso 和(hé) AWR 工作流程
利用(yòng) Cadence EDA 解決方案的(de)共用(yòng)架構和(hé)資料，AWR V16 版本提供了(le)新的(de)射頻工作流程，從 Microwave Office 軟體中獲取完整的(de)設計，並將電路圖和(hé)版圖設計傳遞給 Virtuoso 和(hé)/或 Allegro 平臺。這些資料在一個統一的(de)庫中，包含了(le)電路設計的(de)所有構建塊。這使設計團隊能夠操作 Allegro SiP 或 Virtuoso SiP 雙向實現流程和(hé) Virtuoso RF Solution 物(wù)理(lǐ)實現流程作為主要版圖設計工具，其射頻 IP 電路圖和(hé)版圖設計資料由 V16 軟體提供。Virtuoso RF Solution 流程可(kě)捕獲 Microwave Office RF IP，使設計人(rén)員能夠在單一環境中展示、整合和(hé)驗證 MMIC 和(hé)嵌入式 RF 封裝設計。共用(yòng)資料庫通(tōng)過簡化(huà)設計流程，輕鬆可(kě)靠地訪問 Microwave Office 內開發的(de) RF IP，實現了(le)更實用(yòng)的(de)封裝和(hé) IC 協同設計。
例如，Microwave Office 使用(yòng)者可(kě)以透過電路設計、優化(huà)和(hé)電磁驗證來設計片外無源元件，然後決定最佳的(de)實現技術。在某些情況下(xià)，最好的(de)無源元件網路可(kě)能需要跨越 IC 和(hé)封裝的(de)邊界來實現。對於射頻模組來說通(tōng)常是這樣，理(lǐ)想的(de)濾波器設計、匹配網路和(hé)功率放大(dà)器輸出級的(de)負載終端同時使用(yòng)了(le)晶片和(hé)封裝基闆上的(de)元件。
在 Virtuoso 射頻解決方案環境中，Spectre® 模擬平臺引擎可(kě)以模擬 Microwave Office 線性模型，支援帶有嵌入式 Microwave Office IP 的(de) IC 和(hé)模組協同設計。將該 IP 導入 Virtuoso 流程的(de)能力延伸至 MMIC 設計。由於大(dà)多(duō)數 MMIC 模型和(hé) PCell 庫是由 III-V 代工廠作為工藝設計套件 (PDK) 定義和(hé)實現的(de)，Microwave Office MMIC 設計流程會在設計中使用(yòng)該 PDK 的(de)目標半導體工藝。由此產生的(de) MMIC 電路圖和(hé)佈局可(kě)以作為一個統一的(de)庫設計匯出，並導入 Virtuoso 環境 (圖 3)。
圖 3：從 AWR 導入 Virtuoso 的(de)兩級 MMIC 放大(dà)器設計。
ALLEGRO 和(hé) AWR 工作流程
從 IC 到電路闆，一個 RF 設計的(de) PCB 工作流程開始於從 Allegro 部件和(hé)電路闆定義創建統一的(de)庫和(hé)技術檔 (technical files) 。AWR V16 軟體中新的(de)統一庫導入嚮導讀取通(tōng)用(yòng)庫和(hé)技術檔中的(de) Allegro 符號 (symbols) 和(hé)接腳圖 (footprints) ，並將這些資料轉換為 AWR PDK，可(kě)用(yòng)於使用(yòng)標準設計輸入和(hé)模擬方法創建射頻設計。完成設計後，射頻工程師使用(yòng) AWR V16 軟體中的(de)一個新工具，將子電路的(de)電路圖和(hé)版圖設計包括所有底層層次匯出到統一庫設計中 (圖 4)。
圖 4：使用(yòng) V16 導入嚮導的(de) Allegro RF 至 PCB 工作流程。
在後端，版圖設計工程師需要訪問根據公司批準的(de)材料清單 (BOM) 和(hé)目標製造工藝設計的(de)完整資料。基於 Allegro 源自組織批準的(de) BOM 和(hé)工藝技術的(de)部件，射頻工程和(hé)佈局團隊能提高(gāo)設計移交的(de)效率和(hé)可(kě)靠性，同時減少射頻設計和(hé)製造要求之間的(de)差異導緻的(de)來回協調。
多(duō)物(wù)理(lǐ)場
歷史上，大(dà)型射頻結構，如相控陣饋電網路，一直被手動分(fēn)割成較小的(de)結構，使用(yòng)最大(dà)和(hé)性能最強的(de)計算(suàn)資源進行分(fēn)析。AWR V16 版本整合了(le)用(yòng)於設計關鍵互連、RFIC、MMIC、模組、PCB 和(hé) SoC 設計的(de) Clarity 3D Solver 3D 電磁模擬器，通(tōng)過利用(yòng) Cadence 的(de)分(fēn)散式並行處理(lǐ)技術，克服了(le)傳統電磁分(fēn)析軟體的(de)限制，該技術以 10 倍的(de)速度提供了(le)幾乎無限的(de)容量。Clarity 3D 求解器為射頻設計者提供了(le)隨時獲得(de)高(gāo)容量電磁分(fēn)析的(de)機會，用(yòng)於大(dà)型複雜射頻/混合信號系統的(de)設計驗證和(hé)簽核，得(de)到了(le)超越 AWR AXIEM 3D 平面和(hé) AWR Analyst 3D 有限元方法 (FEM) 求解器所提供的(de)處理(lǐ)能力。
Clarity 與 Microwave Office 平臺的(de)整合是一個自動化(huà)過程，整個模擬設置操作完全在 AWR 環境中進行。一旦模擬完成，一個包含輸入幾何結構、模擬設置和(hé) S 參數結果的(de)資料集就會自動組裝起來，並與給定的(de)電磁檔相關聯，用(yòng)於繪圖、測量和(hé)隨後的(de)提取、電路模擬、調整和(hé)優化(huà)。該連結除了(le)支援 S 參數外，還支持網格剖分(fēn)結果、電流分(fēn)佈和(hé)電磁場分(fēn)佈視覺化(huà)資料，使設計人(rén)員能夠使用(yòng) AWR Design Environment 平臺中已有的(de)豐富的(de)三維電磁結果顯示 (圖 5)。
圖 5：Microwave Office V16 使用(yòng) Clarity 提供大(dà)規模的(de)電磁分(fēn)析。
熱分(fēn)析
晶片電路和(hé)電子系統公司，特別是那些使用(yòng)積體電路封裝和(hé)/或多(duō)技術模組的(de)公司，面臨著可(kě)能破壞專案進度的(de)晶片散熱挑戰。AWR 軟體中的(de) Cadence Celsius 熱解器為射頻器件、PCB 和(hé)模組設計提供了(le)一個解決方案，支援使用(yòng)來自 AWR Microwave Office 軟體的(de)模型資訊進行電熱分(fēn)析，使用(yòng)現有的(de) MMIC 設計資料和(hé)幾何形狀，如版圖設計、材料屬性和(hé)來自射頻模擬的(de)功耗值。解算(suàn)器在 IC 版圖的(de)相關解析度下(xià)提供完整的(de) IC 溫度分(fēn)佈結果，可(kě)作為圖形化(huà)的(de) 3D 溫度疊加，以及返標溫度回網表用(yòng)於電路模擬 (圖 6)。
圖 6：用(yòng) Celsius Thermal Solver 進行耦合電熱分(fēn)析。
熱分(fēn)析提供了(le)關於工作溫度可(kě)能降低射頻性能和(hé)威脅器件可(kě)靠性的(de)洞察力。通(tōng)過在 Celsius Thermal Solver 中直接使用(yòng)從 Microwave Office 軟體中獲得(de)的(de)模型和(hé)功耗資訊，設計人(rén)員可(kě)以實現更準確的(de)分(fēn)析結果。額外的(de)物(wù)件如散熱器等也(yě)可(kě)以添加進來，和(hé)晶片一起作為一個新的(de)結構匯出，用(yòng)於熱分(fēn)析，這使設計者能夠研究散熱器策略，得(de)到最好的(de)散熱方案。
隨著射頻系統的(de)激增和(hé)採用(yòng)異構技術整合以在更小的(de)空間內實現更大(dà)的(de)功能，設計平臺和(hé)多(duō)技術工作流程必須具有互通(tōng)性。AWR Design Environment V16 平臺包含了(le)創新的(de)功能，通(tōng)過在 Virtuoso 和(hé) Allegro 設計平臺內對 AWR 平臺射頻/微波設計 IP 的(de)無縫跨平臺和(hé)多(duō)物(wù)理(lǐ)學整合，以及透過 Clarity 和(hé) Celsius 求解器對完整的(de)大(dà)規模設計進行電磁和(hé)熱分(fēn)析，提高(gāo)工程生產力。
從晶片到系統，工程師可(kě)以在 Cadence 提供的(de)全面的(de)從前到後的(de)射頻工作流程中更好地解決跨結構、多(duō)技術的(de)產品開發挑戰。AWR V16 正在進一步簡化(huà)產品開發、提高(gāo)使用(yòng)者生產力，消除設計人(rén)員在孤島式工具之間切換的(de)非生產性時間和(hé)交互週期所帶來的(de)低效率和(hé)洞察力損失。
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