PCB 設計總是不斷變化(huà)，而且愈益複雜。你經常被要求更多(duō)：更高(gāo)科技、更高(gāo)生產力、更高(gāo)效率、更低成本、更少時間、更小空間。現在善用(yòng) Allegro/OrCAD 即時 PCB 設計就能大(dà)幅減少返工次數、提升設計的(de)可(kě)製造性，輕鬆進行高(gāo)速電路設計，加速從原型開發到量產時程，創造下(xià)一代更高(gāo)性能電子產品！
即時高(gāo)速訊號設計
Allegro / OrCAD 是用(yòng)於高(gāo)速電路系統的(de)最佳 PCB 設計工具。
透過自動即時訊號感知分(fēn)析，可(kě)在最短時間內完成複雜、高(gāo)密度的(de)高(gāo)速電路闆設計。
即時阻抗分(fēn)析
Real-Time Impedance Analysis
無需模擬模型或訊號完整性專業知識，您即可(kě)輕鬆快(kuài)速直觀地識別阻抗不連續性問題。
即時走線分(fēn)析
Real-Time Route Analysis
即時交互式檢查讓您輕鬆查找和(hé)修正製造 DRC 簽核檢查時容易忽略的(de)走線問題。
即時零件擺放分(fēn)析
Real-Time Placement Analysis
長度約束指示器可(kě)幫助您在放置零件時，即時識別是否符合傳輸延遲和(hé)總蝕刻長度規則。
即時 DFM 設計檢查
設計後期進行 DFM 檢查為時已晚！即使能找到一個錯誤，你也(yě)將耗費數小時、數天甚至幾週的(de)時間來修正你的(de)設計。Allegro/OrCAD 可(kě)提供完整的(de)DFM檢查: 製造設計（DFF）、組裝設計（DFA）、和(hé)設計測試（DFT），幫助你在設計前期同步進行檢查，減少返工次數快(kuài)速完成設計。
可(kě)製造性檢查
DFM Rules Wizard
根據 IPC 標準和(hé) PCB 通(tōng)用(yòng)規則，輕鬆創建和(hé)設定製造約束規則。
可(kě)組裝性檢查
DFF Analysis
即時檢查出可(kě)能會破壞製造並導緻返工的(de)常見銅和(hé)元件間距問題。
可(kě)測試性檢查
DFT Rules
確保在設計中可(kě)以快(kuài)速進入測試點。
即時互動式 3D 設計
透過 Allegro / OrCAD 3D Canvas 功能，有助於驗證 LED 是否放置了(le)足夠的(de)間距和(hé)間隙。執行碰撞檢測有助於查找和(hé)修正 3D CAD 系統中的(de)任何問題。在 2D 中完成的(de)任何移動或放置都會反映在 3D 中，反之亦然。減少電子件與機構件的(de)幹涉，確保設計一次成功！
其他(tā)實用(yòng)功能
快(kuài)速評估佈線規劃及分(fēn)析
Design Planning
透過 Flow Plan 及 Route Engine，對走線路徑進行所需的(de)空間規劃並對佈線可(kě)行性進行分(fēn)析。
回流路徑分(fēn)析檢查
Return Path
在設計過程中可(kě)立即進行分(fēn)析並輕鬆識別電源訊號和(hé)回流路徑間不連續性問題。
動態差動對走線
Differential Pair
透過動態的(de)差動相位控制，可(kě)以同步驗證差動對的(de)長度匹配並符合其相位約束規則，而不會產生電氣問題。
Z 軸 / 封裝引腳延遲
Z-Axis / Pin Delay
測量真實訊號從原點經由過孔、封裝到終端，您可(kě)取得(de)正確時序同時確保訊號質量。
背鑽設定和(hé)分(fēn)析
Backdrill
在高(gāo)速設計中快(kuài)速移除未使用(yòng)的(de)電鍍導通(tōng)孔，提高(gāo)設計訊號完整性。
※ 維護期內的(de)客戶現在即可(kě)至 Cadence Online Support 網站下(xià)載取得(de) SPB 17.2 QIR7 更新程式。
