By Vincent Wu, Graser
隨著當今電子設計中成千上萬的(de)組件日益複雜，對於 PCB 上包含數位、類比、RF 和(hé)機構件等各類元件其可(kě)靠度要求也(yě)愈趨嚴格。儘管大(dà)部分(fēn)的(de) ODM / OEM 公司在設計初期就會收集各類零件的(de)模型或故障率規格表進行分(fēn)析，進而減少了(le)因零件可(kě)靠度不足而必須重新設計的(de)機率。但在零件種類的(de)複雜性、缺乏自動化(huà)分(fēn)析工具以及在難以取得(de)零件模型的(de)情況下(xià)，這對一個系統級電子產品的(de)可(kě)靠度評估是極具挑戰性的(de)任務。
本文將詳解如何應用(yòng) Allegro System Capture 的(de)全新可(kě)靠度驗證工具，幫助設計者評估電路設計與零件選用(yòng)的(de)可(kě)靠度，確保最終產品能夠提供符合市場所需的(de)性能和(hé)產品壽命。
產品可(kě)靠度的(de)挑戰
如同引言所述，在設計日益複雜的(de)情境下(xià)，對產品可(kě)靠度的(de)要求也(yě)越來越高(gāo)，而產品可(kě)靠度的(de)好與壞絕對是消費者考慮是否購買該產品的(de)先決考量。功能性手機與智慧型手機品牌的(de)兩大(dà)王者 Nokia 與 Apple 就是我們日常生活中的(de)最佳案例，Nokia 3310 與 iPhone 6S 的(de)耐用(yòng)度不僅是有口皆碑，甚至在消費者心中達到一種傳說與信仰的(de)境界。
可(kě)靠度 (Reliability) 與產品功能性的(de)驗證不同，無法立竿見影(yǐng)看見結果而是需要時間淬鍊帶出其價值，我們無法得(de)知 Nokia 與 Apple 在設計與驗證時投入了(le)多(duō)少心力在可(kě)靠度上，但以結果論來看，這樣心力付出所帶來的(de)是讓它們的(de)品牌價值深植在消費者心中。
除了(le)消費型商品，工業 / 汽車 / 航空 / 軍事 --- 這些領域相關產品對可(kě)靠度 (Reliability) 的(de)要求更高(gāo)，規範更嚴謹。為了(le)達到這樣的(de)要求，投入的(de)時間與人(rén)力資源相對的(de)是數倍乃至數十倍之多(duō)。
在什(shén)麼情況下(xià)，我們會定義一個產品設計的(de)可(kě)靠度不足。舉幾個簡單的(de)例子來說：
1. |
將 1/4 Watt 的(de)電阻器配置在 1/2 Watt 的(de)電路節點上工作 |
|---|---|
2. |
讓一個耐壓規格為 50 V 的(de)電容器工作在 100 V 的(de)電壓下(xià) |
3. |
一個 100 ohm 的(de)電阻器在 60 度的(de)溫度下(xià)，電阻值變為 115 ohm |
4. |
當在較高(gāo)溫度下(xià)工作時，1 Watt 規格的(de) BJT 功率處理(lǐ)能力下(xià)降至 0.75W |
當然還有其他(tā)許多(duō)可(kě)靠度不足的(de)情況，但就以上述這幾個簡單的(de)例子為情境，在線路複雜且零件數量龐大(dà)的(de)設計上要找出這些錯誤也(yě)並不容易，特別是在人(rén)工手動完成的(de)情況下(xià)，不僅需耗費大(dà)量的(de)工時且正確性往往也(yě)不如預期。再者，如引言提到，因缺乏自動化(huà)檢查並且需仰賴元件模型來評估系統可(kě)靠度，這樣的(de)評估結果通(tōng)常是備受挑戰的(de)!
因此在設計創建初期若能有一自動化(huà)可(kě)靠度驗證工具， 可(kě)以輔助人(rén)工檢查線路圖時可(kě)能會發生的(de)失誤並進一步識別出 線路邏輯設計 與 零件降額 (Derating) 上的(de)所有潛在問題，以達到減少重新設計和(hé)縮短產品驗證週期。
如何防範可(kě)靠度不足
在 Allegro 最新版本 17.4 QIR 1 中，於 Allegro System Capture 導入了(le)全新的(de)可(kě)靠度驗證解決方案，包含 電路邏輯檢測 (Audit Schematic) 與 電應力分(fēn)析 (Analyze Electrical Stress) 兩大(dà)功能 :
電路邏輯檢測 (Audit Schematic)
運用(yòng)進階的(de)電路邏輯檢查規則，幫助使用(yòng)者找出當前 DRC (Design Rule Check) 設計規則檢查工具無法查出的(de)電路設計錯誤，例如: 電解電容極性連接錯誤、將耐壓 6.3V 的(de)陶瓷電容接到 12V 的(de) Power Rail 上…等錯誤，這也(yě)是 Audit Schematic 功能的(de)獨到之處。完整電路邏輯檢查規則項目亦已詳列於本技術指南(nán)中，歡迎索取。
違反電路檢測規則項目列表示意圖
電應力分(fēn)析 (Analyze Electrical Stress)
EOS (Electrical overstress, 過度電性應力) 是電子設備發生故障的(de)常見原因。因此，在製作 PCB 之前的(de)零件 Derating 分(fēn)析非常重要。Analyze Electrical Stress 透過讀取零件屬性中的(de)關鍵欄位以及電路圖中的(de)用(yòng)戶自定義屬性來幫助使用(yòng)者快(kuài)速地完成 Component Derating Report，取代目前轉出 BOM 後再將零件分(fēn)類，然後使用(yòng) Excel 或第三方軟體來計算(suàn)各個零件 Derating 的(de)冗長耗時流程。
零件 Derating / 電應力報告示意圖
本技術指南(nán)將分(fēn) 設定篇 與 操作篇，為大(dà)家詳解如何應用(yòng) Allegro System Capture 中的(de) Audit Schematic 與 Analyze Electrical Stress 功能快(kuài)速識別並解決一般難檢測到的(de)電路設計錯誤與零件 derating 問題。
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