最完整的(de)零件庫管理(lǐ)及線路圖開發工具
Cadence® Allegro® Design Authoring 提供企業線路圖設計方案，原理(lǐ)圖的(de)設計者可(kě)以快(kuài)速，高(gāo)效率的(de)創建複雜(zá)的(de)設計。它提供了(le)高(gāo)效率的(de)功能，例如可(kě)以 Reuse 之前線路圖使用(yòng)的(de)方塊圖模塊或是局部功能的(de) Page 甚至到整份線路圖。
以團隊基礎的(de)開發爲目的(de)，Allegro Design Authoring 可(kě)以讓原理(lǐ)圖設計工程師和(hé) PCB 布線工程師同步工作。用(yòng)戶可(kě)以從 Allegro Constraint Manager 設定和(hé)指定 physical 和(hé) electrical 設計的(de)規則。全流程的(de)設計還(hái)包含 AMS Simulation 可(kě)針對(duì) analog 及 digital 信号 function 仿真及 PCB SI 信号仿真分(fēn)析，另外也(yě)能集成 FPGA 設計。
藉由 Project Manager 平台可(kě)以控管『線路圖設計』、『PCB 布局走線』、『建立及維護零件庫』
在 DE-HDL 中擁有 Project Manager 平台，此平台除了(le)可(kě)以讓 EE 工程師繪制線路圖以外，PCB 布線工程師亦可(kě)由此平台開啓 Layout tool，如需要建立線路圖零件或是 PCB 包裝也(yě)都能由此平台進入相關編輯。
擁有 Constraint Manager 平台
DE-HDL 中如何設定相關信号走線規則?
這(zhè)時(shí)必須通(tōng)過 Constraint Manager 設定，在 DE-HDL 裏擁有和(hé) Allegro X PCB Designer 一樣的(de) Constraint Manager Function，工程師可(kě)以在這(zhè)裏面定義線寬、線距、線長(cháng)、差分(fēn)信号等等，再通(tōng)過 Netlist File 直接帶入 PCB 中，因爲設定參數接口相同，所以帶入 PCB 中可(kě)以降低規則設定出錯的(de)機率及節省整理(lǐ)規則表格和(hé)重複确認的(de)時(shí)間。
Cadence® Allegro® Design Authoring 特點
1. | 提供線路圖及 HDL/Verilog® 設計的(de)輸入。 |
|---|---|
2. | 可(kě)設定分(fēn)配及管理(lǐ)高(gāo)速信号的(de)規則。 |
3. | 支持群組 Net、BUS 線、XNet 和(hé)差分(fēn)信号。 |
4. | 強大(dà)完整的(de)零件庫建立與管理(lǐ)減少返工次數。 |
5. | 利用(yòng) Design Differences 可(kě)讓線路圖及 PCB 布線達到同步動作。 |
6. | 支持多(duō)位用(yòng)戶同時(shí)開發并有系統的(de)版本控管。 |
7. | 集成操作簡便的(de) SI 工具在 PCB 布線前的(de)信号仿真及信号分(fēn)析。 |
Schematic Editing
Allegro Design Authoring 是藉由互相合作設計的(de)方式達到工作流程的(de)最佳效率，一個(gè)設計可(kě)以被切分(fēn)爲一頁或是一個(gè)方塊圖，分(fēn)配給不同的(de)工程師進行設計。工程師可(kě)以一起分(fēn)工在不同的(de)地方。這(zhè)種分(fēn)工設計的(de)方式讓 Allegro Design Authoring 在大(dà)型設計上提升非常高(gāo)的(de)效率，還(hái)提供了(le)跨頁對(duì)接标示可(kě)以簡單的(de)找到信号的(de)鏈接，在 Allegro Design Authoring 或是 Allegro PCB Editor 任何一邊如有變更的(de)話(huà)可(kě)以進行合并和(hé)同步更新。
Customizable Rules Checking
Allegro Design Authoring 擁有 Rule Checker 真正全方位的(de)線路檢查，針對(duì)公司及您的(de)項目上進行『電性屬性』 、『設計規則』 、『屬性名稱』、『語法』 、『值』的(de)正确性。此外它還(hái)能讓您自定義檢查規則并确保設計符合的(de)需求。
Design Reuse with Module Design
大(dà)多(duō)數的(de)設計都是由其他(tā)的(de)設計或是 Reuse 現有的(de)線路零件來(lái)完成的(de)。Allegro Design Authoring 有多(duō)種 Reuse 方法，你可(kě)以選擇最有效率的(de)方式應用(yòng)在設計上，以減少 Rework 的(de)時(shí)間和(hé)降低錯誤。electrical constraints set 亦可(kě)重複利用(yòng)。
Design Variants
在 Allegro Design Authoring 中可(kě)利用(yòng) Design Variants 的(de)特色，在架構層面上你可(kě)以節省更多(duō)的(de)時(shí)間和(hé)精神。
譬如：相同一份設計有時(shí)會因爲不同機種或是不同地區(qū)的(de)産品會需要選擇哪些料該上件，如果每個(gè)機種或是每個(gè)地區(qū)皆要一份線路圖，線路圖會很多(duō)不易管理(lǐ)，如靠人(rén)工在 BOM 表中手動挑除，也(yě)容易造成不必要的(de)疏失，此時(shí)可(kě)以利用(yòng) Design Variants 幫工程師避免這(zhè)些問題。
Bill of Materials Generation
Allegro Design Authoring 提供 BOM 的(de)産生，輸出的(de) BOM 表格式有 ASCII 文本文件、表格式或 HTML，确保零件的(de)列表可(kě)以精準的(de)符合您的(de)需求，您可(kě)以針對(duì)标準的(de)線路或是有設定 Variants 的(de)線路産生 BOM 表，Allegro Design Authoring 可(kě)以将電器屬性的(de)零件和(hé)非電器屬性的(de)零件結合在同一份 BOM 表中。
PCB Editor Integration
Allegro Design Authoring 和(hé) Allegro PCB Editor 的(de)集成使得(de)整體的(de)效率提高(gāo)。前到後的(de)整個(gè)流程可(kě)以自動将 Allegro PCB Editor 有 pin 或是零件對(duì)調的(de)部份直接 Back Annotate 回線路圖中。使用(yòng)設計不同比對(duì)功能，可(kě)以比對(duì)現在線路圖和(hé)目前 PCB 闆的(de)差異并可(kě)選擇直接 update 線路圖或是 PCB，達到兩邊版本的(de)一緻性。
Part Development
Allegro Design Authoring 流程還(hái)包含零件建立，可(kě)以新增和(hé)驗證零件的(de)數據。建立零件的(de)平台提供了(le)強大(dà)的(de)功能組合，包含快(kuài)速輸入和(hé)運用(yòng)資料建立，也(yě)可(kě)以定義 Power 和(hé) Ground 腳是否需要顯示在線路圖上。
AMS Simulation
Allegro Design Authoring 集成了(le) Allegro AMS Simulator 210，可(kě)以設定仿真零件的(de)規格，針對(duì)線路 function 信号仿真。也(yě)可(kě)以在線路圖中和(hé)信号仿真的(de)環境通(tōng)過交叉比對(duì)快(kuài)速的(de)找出設計中的(de)缺失。爲 Allegro Design Authoring 的(de)客戶們，提供了(le)一個(gè)可(kě)靠、低成本信号仿真驗證流程方案。
High-Speed Design
集成了(le) Allegro Constraint Manager 可(kě)以快(kuài)速且簡單的(de)産生線路的(de)拓樸結構，加入 physical 和(hé) electrical 規則讓聯機關系更可(kě)靠。擁有完善的(de) Constraint 設定，用(yòng)戶隻須按照(zhào)需求設定好布線的(de)規則，節省了(le)繁瑣的(de)人(rén)工檢查時(shí)間，提高(gāo)了(le)工作效率！更能夠定義最小線寬或線長(cháng)等參數以符合當今高(gāo)速電路闆布線的(de)種種需求。
Constraint Manger 中的(de)設定會通(tōng)過 Netlist 一起帶到 Allegro PCB Editor 工作環境中，在擺零件及布線時(shí)依照(zhào)規則處理(lǐ)及檢查，而這(zhè)些規則數據的(de)經驗值均可(kě)重複使用(yòng)在相同性質的(de)電路闆設計上。
Concurrent Team Design
Team design authoring 可(kě)以讓不同的(de)設計者共同合作在階層式定義的(de)線路中，通(tōng)過階層式原理(lǐ)圖進行分(fēn)割去定義工程師成員(yuán)，可(kě)以各自針對(duì)他(tā)們的(de) partition(s) 進行設計。
Allegro Design Authoring Team Design Option 提供團隊的(de)分(fēn)配指派和(hé)通(tōng)知被委任的(de)工程師執行他(tā)們的(de)設計開發，提供一個(gè)檢視的(de)平台可(kě)以看到每一個(gè)團隊人(rén)員(yuán)開發的(de)狀況，這(zhè)樣一個(gè)流程針對(duì)項目的(de)時(shí)間性和(hé)加快(kuài)設計之間的(de)時(shí)間提供更多(duō)的(de)靈活性。
PDF Publishing
Design Publisher Option 可(kě)以将線路圖轉換爲帶有屬性的(de) PDF File 且保全單一檔案圖形的(de)線路設計，這(zhè)樣一個(gè) PDF File 使工程師可(kě)以直接 Review 線路上的(de)屬性和(hé)設計規則，也(yě)可(kě)以控制您希望輸出的(de)資料。
