Hot Hot Hot News！！ 第二期映陽技術報出爐囉！！！
線路圖設計應用(yòng)
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電路圖零件屬性比對 – GraserWARE CIS Part Check |
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OrCAD Capture CIS 用(yòng)戶當完成電路圖後，輸出 Netlist 或 BOM 表前，需要針對電路圖中的(de)零件屬性與 Capture CIS 資料庫資訊再次進行比對… |
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電路圖不上件零件 List 匯出 / 匯入 – GraserWARE CIS NC Part Export/Import |
OrCAD Capture CIS 使用(yòng)者當拿到舊的(de)線路圖套用(yòng) Capture CIS 零件庫時，這時候會將電路圖的(de)不上件標示移除，或當電路圖完成後… |
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OrCAD Capture / CIS Export PDF |
OrCAD Capture / CIS V17.2將 Export PDF 功能再進化(huà)，提供更方便的(de) UI 操作與增加屬性設定功能，讓使用(yòng) Export PDF 功能更加方便，且增加屬性 Exclude… |
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OrCAD Capture / CIS 通(tōng)用(yòng)的(de) DRC 選項設置 |
OrCAD Capture / CIS Global DRC 設定功能，可(kě)以讓工程師在設計線路圖時，開啟任何一份設計圖都可(kě)以套用(yòng)相同的(de) Design Rule 檢查選項，不必再因為… |
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OrCAD Capture 17.2 – Advanced Annotation 高(gāo)效提升零件序號編排功能 |
新版 Advanced Annotation 功能可(kě)對所有頁面零件自動編排序號外，也(yě)可(kě)對單獨頁面或依照(zhào)零件設立群組後做(zuò)零件序號編排功能… |
線路圖設計應用(yòng)
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PSpice AA Enhancements – 類比混合信號模擬進階分(fēn)析再進化(huà) |
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新版 PSpice AA 於現有設計中不再需要更換任何零件或模擬模型即能進行進階模擬分(fēn)析，使用(yòng)者現在也(yě)能在零件 模型參數、全域變數… |
PCB 佈線設計應用(yòng)
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具體檢查出 Net 走線與 Void 跟闆框的(de)距離 – GraserWARE Cross Void Plus |
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Segment Over Voids 可(kě)以幫忙 Highlight 出跨 void 的(de)問題，不過很難具體指出問題點，且 highlight 效果持續對於修改設計後… |
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快(kuài)捷複製 – GraserWARE EZ-Copy |
快(kuài)速地將 Cline、Line、Shape 甚至是 Text 進行複製，將這些物(wù)件資料一次性地放到您想放到的(de)層面當中，免去太多(duō)步驟實現… |
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Allegro PCB：What’s New in 17.2 QIR#3 |
Allegro PCB v17.2 QIR3(S016) 強化(huà)功能重點：Allegro PCB Symphony Team Design Option 功能增強、3D Canvas 功能… |
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Allegro 17.2 Back Drill Enhancement 上篇 – Padstack Editor |
在網通(tōng)及伺服器產品，高(gāo)速電路設計中越來越常使用(yòng) 10/25 Gbps 的(de)信號，由於 PCB 材質、走線長度及 Via Stub 對於高(gāo)頻信號所造成的(de)… |
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Allegro 17.2 Back Drill Enhancement 下(xià)篇 – Setup & Analysis |
延續上一篇文章(zhāng)跟各位介紹 Backdrill 概說、使用(yòng)時機及新功能介紹；Allegro 對 Backdrill 的(de)資料分(fēn)析處理(lǐ)技術在 17.2 版也(yě)做(zuò)了(le)… |
電源 / 訊號分(fēn)析應用(yòng)
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Power Integrity 分(fēn)析與整合 ~ 談 Sigrity PI 分(fēn)析之二 |
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當我們面對上百個 PowerRail 時，如何利用(yòng) Sigrity 的(de) PowerTree 從線路圖快(kuài)速定義出眾多(duō) VRM 到 Sink 的(de)關係，或是當模擬完成後如何利用(yòng)新的(de)整合環境… |
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如何實現 PCB 設計團隊共同分(fēn)擔供電網絡設計分(fēn)析任務 |
透過 Allegro Sigrity 電源完整性技術，可(kě)以幫助設計工程師抓取、並以圖形方式驗證封裝括所有去耦電容在內的(de) PDN 拓撲結構。 拓撲，也(yě)即「電源樹」，不僅可(kě)以… |
類比 / 數位 IC 設計應用(yòng)
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Virtuoso Post – Layout Simulation Methodology |
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晶片設計中，Post-Layout Simulation 早已被視為設計流程中極具重要的(de)一環，因為即使電路 Pre-Layout Simulation 的(de)性能再好，性能都會因為 Layout 佈線的(de)粗細、方向或… |