By Cadence
本文要點
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使 PCB 達到最佳類比信號性能 |
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類比布局的(de) PCB 放置和(hé)佈線技巧 |
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有助於 PCB 設計的(de) CAD 工具 |
如今，有大(dà)批員工的(de)辦公地點從傳統辦公室轉為遠端居家，數位時代的(de)發展變化(huà)不言而喻。從線上文檔共用(yòng)到視訊會議，遠端員工正在盡可(kě)能地利用(yòng)電腦和(hé)網路所帶來的(de)便利。不過，我們是數位時代的(de)一部分(fēn)也(yě)並不意味著我們生活在數位世界中。
我們的(de)世界充滿了(le)聲色光(guāng)影(yǐng)，必須透過類比電子設備進行檢測和(hé)捕捉。之後，這些類比信號必須轉換為數位格式，以供電腦和(hé)其他(tā)數位設備處理(lǐ)，然後才能以電子形式透過不同的(de)網路分(fēn)享。在 PCB 中，這種格式轉換由混合信號電路完成，而為了(le)滿足當今的(de)電子需求，還有大(dà)量的(de)前期工作需要完成。本文將介紹一些高(gāo)速模擬版圖技巧，説明(míng)我們順利完成混合信號 PCB 設計。
所有來源的(de)類比信號都必須轉換為相應的(de)數位信號
混合信號 PCB 設計
從我們所見所聞，到溫度和(hé)運動，不同電子設備會捕捉到無數的(de)感官事件。這些動作和(hé)事件都以類比信號的(de)形式被捕捉，然後經過轉換，在電腦等數位系統中進行處理(lǐ)。轉換由系統內的(de)混合信號電路闆中的(de)模數轉換器完成。
PCB 設計師必須在版圖設計過程中對類比和(hé)數位電路進行適當分(fēn)離，以防止這兩種信號產生相互影(yǐng)響。下(xià)文將探討如何透過不同的(de)方法實現這一點。
類比電路版圖中需要將器件緊密放置
高(gāo)速模擬版圖設計技巧：器件放置和(hé)走線佈線
類比和(hé)數位電路最終能否成功運行，在很大(dà)程度上取決於 PCB 設計中層堆疊的(de)配置效果。高(gāo)速信號需要相鄰層上具有參考平面，用(yòng)作信號回流路徑，以減少雜訊並提高(gāo)信號完整性。因此，在配置電路闆層堆疊時，需要考慮到一般的(de)放置方法，以確保在適當的(de)層上有足夠的(de)空間進行佈線。設計師可(kě)以遵循高(gāo)速模擬版圖設計技巧，來實現這一目標，如按器件的(de)功能和(hé)電路塊對器件進行分(fēn)組，並創建作為實際器件放置範本的(de)佈局規劃。佈局規劃需要將數位和(hé)類比電路在功能分(fēn)區中相互隔離，而組與組之間的(de)互連則用(yòng)於直接佈線。
佈局規劃完成後，設計師可(kě)以直接放置器件。請記住，我們的(de)目標是使佈線盡可(kě)能短而直接，所以必須相應地調整元件的(de)位置。這裡總結了(le)一些高(gāo)速模擬版圖的(de)設計技巧和(hé)放置注意事項，在設計類比電路時需要格外注意：
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元件的(de)放置要便於彼此之間直接佈線。 |
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不要將元件放置在不得(de)不穿過類比電路對數位信號進行佈線的(de)地方，反之亦然。 |
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盡可(kě)能地讓元件緊湊放置，以減少模擬走線的(de)長度。 |
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切記，要根據組裝廠推薦的(de)可(kě)製造性設計 (Design for Manufacturability， DFM) 標準來放置元件。 |
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使雜訊大(dà)的(de)元件 (如 ADC) 遠離電路闆的(de)邊緣，更多(duō)地將其放置在中心位置。 |
許多(duō) PCB 設計師使用(yòng)的(de)工作流程是先放置元件然後再佈線；然而，對於模擬版圖設計來說，同時放置元件和(hé)佈線有時會有所幫助：
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走線佈線要盡可(kě)能短而直接。佈線時，元件要儘量緊密放置，這將有助於減少可(kě)能的(de)阻抗不匹配和(hé)信號反射。 |
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在對類比電路進行佈線時，要使用(yòng)更寬的(de)走線。 |
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盡可(kě)能將模擬走線限制在一個闆層中。過孔會產生電感，在各層之間用(yòng)過孔過渡的(de)次數越少越好。 |
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佈線時不要讓類比走線穿過數位電路區域，也(yě)不要讓數位走線穿過類比區域。 |
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盡可(kě)能將類比和(hé)數位佈線限制在各自的(de)電路區域內，這將進一步減少可(kě)能的(de)混合信號串擾。 |
類比和(hé)數位信號佈線的(de)最後一條規則是，不要讓走線穿過參考平面的(de)隔斷區域。如果佈線穿過參考平面上的(de)這些區域，則會由於信號返回路徑不佳而容易產生雜訊。
穿過這一區域在相鄰的(de)層上佈線可(kě)能會導緻信號返回路徑受阻
類比版圖設計中 PDNe 供電網路規劃的(de)建議
設計中的(de)類比和(hé)數位元件都需要獲得(de)「乾淨的(de)」電源，但高(gāo)速 PCB 經常被 PDN 中的(de)諸多(duō)問題所困擾，如暫態振鈴 (transient ringing)。要解決這種問題，通(tōng)常要在設計中添加大(dà)量的(de)去耦電容器，並在堆疊中將接地層和(hé)電壓層相鄰放置，以便提供較高(gāo)的(de)平面間電容。此處再次提醒，如何配置闆層堆疊對混合信號設計的(de)成功至關重要。
如何在設計上佈置接地平面，對電路闆的(de)運行來說也(yě)是至關重要的(de)。正如前文所述，信號不應該在接地平面被破壞的(de)地方佈線。如上圖所示，無論是接地平面上的(de)空隙還是密集的(de)過孔區域，接地平面遭到破壞都可(kě)能會阻斷信號的(de)清晰返回路徑，迫使它在返回源頭的(de)途中四處遊蕩。這種遊蕩是造成設計中出現電磁幹擾和(hé)信號完整性不佳的(de)主要原因之一。為了(le)避免這些問題，需要確保信號在參考平面上有一個清晰的(de)返回路徑，以獲得(de)最佳的(de)電路闆性能。
在電路闆上，信號回流路徑出現重大(dà)問題的(de)罪魁禍首之一是分(fēn)割接地平面。如果設計包括一個分(fēn)割的(de)平面，就不要讓走線佈線穿過這個分(fēn)割的(de)平面。否則，信號的(de)返回路徑將被完全切斷，造成更嚴重的(de)信號完整性問題。然而，更好的(de)做(zuò)法是完全不分(fēn)割接地平面。儘管許多(duō)人(rén)認為分(fēn)割接地平面能更好地隔離電路的(de)類比和(hé)數位區域，但它產生的(de)問題之多(duō)也(yě)會超出預期。前文已經提到了(le)這不利於產生清晰的(de)信號返回路徑，如果使用(yòng)底盤接地，這還有可(kě)能在各部分(fēn)之間引入共模電流。相反，如果有一個完整的(de)接地平面，並將電路的(de)類比和(hé)數位區域分(fēn)開放置和(hé)佈線，就可(kě)以為必須在各部分(fēn)之間移動的(de)少數信號提供清晰的(de)返回路徑。避免分(fēn)割接地平面可(kě)以解決許多(duō)電磁幹擾問題，實現“更乾淨”的(de)設計，因為類比和(hé)數位信號會自然而然地在其走線周圍形成緊密的(de)回流路徑。
顯然，在這樣的(de)設計中，許多(duō)細節需要在 PCB 版圖中加以管理(lǐ)。此時，採用(yòng)先進的(de)設計系統可(kě)以為設計師提供更高(gāo)層次的(de)幫助。
Cadence Allegro PCB Editor 的(de) Constraint Manager 可(kě)用(yòng)於設置佈線和(hé)過孔設計規則
有助於 PCB 設計的(de) CAD 工具
要想按照(zhào)嚴格的(de)空間寬度放置元件，並為類比電路進行不同走線寬度和(hé)間隔的(de)佈線，需要進行詳細的(de)資料庫管理(lǐ)。確保充分(fēn)設置並使用(yòng) CAD 系統的(de)設計規則來控制這些約束條件。上圖是 Allegro Allegro PCB Editor 中 Constraint Manager (規則管理(lǐ)器) 系統中的(de)一個示例，展示了(le)如何為單個元件或器件類和(hé)網路類的(de)器件間隙、走線寬度和(hé)間距輸入不同的(de)值。
譯文授權轉載出處 (映陽科技協同校閱)
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