Custom Design Platform
個(gè)人(rén)消費電子和(hé)無線産品已經成爲當今世界電子市場(chǎng)的(de)主導力量。這(zhè)些設備對(duì)于新功能 (new features) 和(hé)特性 (functionality) 的(de)要求，促進了(le) RF、模拟和(hé)混合信号應用(yòng)設備的(de)前所未有的(de)發展。爲創造滿足該需求的(de)新産品，企業采用(yòng) Custom Design 的(de)技術，将可(kě)使 IC 設計工程師更能掌握精确的(de)仿真數值，如電壓、電流、電荷，以及電阻與電容等參數值的(de)持續比率。
爲了(le)簡化(huà)設計 Custom IC 的(de)流程，并将其集成到終端産品中，半導體和(hé)系統公司需要精密的(de)軟件和(hé)設計流程方法，以達成迅速上市和(hé)迅速量産的(de)目标。Cadence® Virtuoso® Custom Design Platform 提供了(le)極其迅速而保證芯片精确的(de)方式，進行定制仿類比、RF 和(hé)混合信号 IC 的(de)設計。
Cadence® Virtuoso® Custom Design Platform L 是入門級的(de)客制 IC 專業平台，不論您的(de) IC 是應用(yòng)在類比或是混模信号的(de)設計，Virtuoso 平台都能提供您一個(gè)從前端到後段的(de)集成流程，以及各種不同程度的(de)解決方案以符合各種客制 IC 不同的(de)設計需求。
VIRTUOSO SCHEMATIC EDITOR L
快(kuài)速精确的(de)線路輸入 Virtuoso
Schematic Editor L 的(de)強大(dà)功能提供您快(kuài)速易用(yòng)的(de)設計輸入環境，利用(yòng)其完備的(de)的(de)元件庫使得(de) gate 和(hé) transistor levels 的(de)設計更加快(kuài)速，再加上便利的(de)接線功能，使我們面對(duì)更大(dà)更複雜(zá)的(de)設計時(shí)能更加順手。除此之外，階層式編輯器能方便地管理(lǐ)其階層的(de)關系，當您的(de)設計是規劃成階層式的(de)結構時(shí)，也(yě)能确保整體設計中所有接線的(de)正确性。
業界标準的(de)設計語言
利用(yòng)業界的(de)兩種先進的(de)硬件描述語言 VHDL 和(hé) Verilog HDL，Virtuoso Schematic Editor L 可(kě)方便地套用(yòng)到 mixed-level 混合設計中，另外也(yě)支持了(le) Verilog-AMS 及 VHDL-AMS，藉此我們可(kě)以不論設計類型，以同樣的(de)方式來(lái)設計 mixed-signal 混合信号，還(hái)能由輸入描述語言自動建立所代表的(de)線路區(qū)塊，以供 system-level 系統階的(de) IC 設計需求。此外由于現今 IC 設計不單單隻考慮到芯片内部的(de)效應，對(duì)于 PCB 載闆上的(de) RDL 走線與組件，都需要同時(shí)考慮，因此現在我們也(yě)同樣支持 PSPICE 的(de)描述語言，使得(de)産品設計能夠通(tōng)泛考慮的(de)更加全面與完整。
擴展的(de)設計檢查功能
爲了(le)要确認設計的(de)精确性，我們可(kě)以自定義對(duì)圖面和(hé)電性規則的(de)檢查條件，例如零件重叠、短斷路、未接的(de) inputs outputs、對(duì)象的(de)一緻性或不合的(de)名稱等，讓設計者以單一指令完成對(duì)單 / 多(duō)張圖面或是整體階層設計的(de) pin name 對(duì)應和(hé)接線的(de)完整性及信号編名的(de)檢查功能。
VIRTUOSO ANALOG DESIGN ENVIRONMENT L
易用(yòng)互動的(de)設計和(hé)仿真環境
Analog Design Environment L 的(de)交互式環境可(kě)讓我們設定、執行 Multi-Mode Sim 和(hé)分(fēn)析其結果，利用(yòng)其各種顯示及分(fēn)析功能讓您對(duì)仿真、射頻(pín)及混和(hé)信号的(de)掌握更加便利，期望讓您能更快(kuài)速找到設計中的(de)關鍵點，并能求得(de)優化(huà)的(de)結果。另外，其多(duō)樣的(de)環境除了(le)搭配之外，再配合其他(tā)仿真程序時(shí)，不需要重新設定所有參數。
内建波形顯示及信号分(fēn)析
波形顯示内建了(le)可(kě)擴展的(de)波形計算(suàn)器，提供了(le)完整的(de) post-sim 分(fēn)析環境，其波形顯示窗(chuāng)口可(kě)顯示各種仿真和(hé)混和(hé)信号數據，如 noise、corner、射頻(pín)波形，另外還(hái)可(kě)調整顯示的(de)效果，如水(shuǐ)平 / 垂直軸、波形顔色、标注等，建立出最好的(de)圖面及報表。波形标簽及計算(suàn)器可(kě)精确量測出在 Transient、AC 與 RF 等不同模式下(xià)的(de)信号，并可(kě)依輸入 / 出電壓值或電流值再搭配代數運算(suàn)以求出其他(tā)的(de)量測結果。
跨越線路和(hé)實體設計的(de)鴻溝
Virtuoso Analog Design Environment L 所提供的(de)仿真環境可(kě)比對(duì) pre-sim 及 post-sim 的(de)不同條件，使得(de)我們可(kě)以跨越線路設計和(hé)實體布局的(de)障礙，實現由前端到後段完整的(de) IC 設計流程。
VIRTUOSO LAYOUT SUITE L
全階層式、多(duō)窗(chuāng)式的(de)設計環境
Virtuoso Layout Suite L 可(kě)在一個(gè)編輯環境中同時(shí)開啓多(duō)個(gè) cells 或 blocks 甚或是階層均可(kě)在同一窗(chuāng)口打開，說明(míng)設計者在複雜(zá)的(de)設計中确認其數據的(de)完整性，其集成的(de) World Viewer 全窗(chuāng)口可(kě)以很直覺地查看整個(gè)設計中相應區(qū)塊的(de)位置，并可(kě)執行選取、顯示範圍調整、重繪等常用(yòng)指令，以提升布線效率。
多(duō)樣的(de)參數式 Cells 加速設計時(shí)效減少設計錯誤
Parameterized cells (Pcells) 提供設計自動化(huà)的(de)效能以減少繁瑣及重複的(de)布圖工作，Pcells 可(kě)在不更動最原始 cell 的(de)情況下(xià)更改每個(gè) cell 的(de)尺寸、SHAPE 及所含對(duì)象，依參數設定所建立、編輯和(hé)管理(lǐ)的(de) shapes 和(hé) devices 可(kě)更加簡化(huà)，以加速布圖效率并減少設計錯誤。
QuickCell 選單自動建立 Device
QuickCell (QCells) 參數選單功能可(kě)快(kuài)速建立及編輯 Pcells devices，可(kě)在無 Pcells SKILL 的(de)環境下(xià)實現建立及編輯 devices 的(de)環境， 由于 QCells 是 “C” 爲基礎的(de)環境，所以可(kě)程序的(de) Pcells SKILL 也(yě)可(kě)套用(yòng)及兼容于 QCells 的(de)環境下(xià)。
設計規範管控以增加效率
Virtuoso Layout Suite 提供 “設計規範管控”的(de)功能，可(kě)以實時(shí)監控違反規範的(de)錯誤，以增加布圖效率減少錯誤點及偵錯的(de)時(shí)間，也(yě)支持 90 納米 (或更小) 的(de)各種複雜(zá)制程規範的(de) technology file。
自動簡化(huà)及優化(huà)的(de)布線效果
Virtuoso Layout Suite 能夠自動簡化(huà)及優化(huà) block 來(lái)達到以 ”設計規範管控” 的(de)功能和(hé)流程，“動态量測” 省掉許多(duō)手動量測的(de)麻煩，”對(duì)齊功能” 也(yě)能加快(kuài)對(duì)齊圖型、接點和(hé)對(duì)象的(de)效率，”信号标示” 讓您在多(duō)階的(de)設計中達成對(duì)信号查詢，明(míng)亮顯示及檢查接續性目的(de)。
Multi useful Assistants window
View all geometry dynamically during editing commands
Design Rule Driven - Real time aware DRC violations
Cadence® Virtuoso® Custom Design Platform XL 系列是客制 IC 的(de)進階平台，提供您在設計更高(gāo)階産品的(de)更好環境，包括的(de)産品有 Virtuoso Schematic Editor XL、Virtuoso Analog Design Environment XL、Virtuoso Layout Suite XL。
Virtuoso Schematic Editor XL
提供進階功能使得(de)其效能達原 Virtuoso platform L 的(de)五倍之多(duō)，使用(yòng)者可(kě)利用(yòng)其 design constraints 設計規範來(lái)串連整個(gè)設計，這(zhè)些規範可(kě)讓使用(yòng)者從線路圖端即宣告布圖的(de)重點和(hé)注意事項，如匹配性及對(duì)稱性等等。
作爲 Virtuoso 的(de)前端平台，Virtuoso Schematic Editor XL 提供了(le)客制 IC 設計輸入端的(de)各種擴展功能，從業界标準語言 (如 VerilogR 、VHDL 和(hé) C) 所做(zuò)的(de)架構定義 architectural definition 到 transistor level的(de)最終結構定義，都能說明(míng)工程師執行設計中的(de)每個(gè)階段，利用(yòng) XL 階所介紹的(de) “design constraints” 概念，讓我們可(kě)以将設計的(de) ”意念” 儲存在設計之中，若下(xià)一次設計有使用(yòng)，可(kě)直接套用(yòng)，減少其間的(de)落差。
Virtuoso Analog Design Environment XL
Virtuoso 平台上最先進的(de)設計和(hé)仿真環境，經由跨設計的(de)對(duì)象指定及選取效果，可(kě)幫您建立一個(gè)快(kuài)速且精确的(de)設計驗證環境。
Virtuoso Analog Design Environment XL 可(kě)以在一個(gè)易用(yòng)的(de)工具中同時(shí)管理(lǐ)及驗證多(duō)個(gè) design，并且在設計和(hé)驗證的(de)流程中，所有線路可(kě)以對(duì)應到相應對(duì)象成功 / 失敗的(de)狀态。另外，所有的(de) sweeps、corners、Monte Carlo 及量測都能被管理(lǐ)及儲存在一個(gè)位置中，以求快(kuài)速準确的(de)設計驗證。
Virtuoso Layout Suite XL
Virtuoso 平台上最先進的(de)客制布局環境，提供了(le) constraint-driven 規範-管控及線路圖-管控的(de)兩種實體布局環境，讓您在設計數字、混和(hé)信号及仿真産品時(shí)的(de) device、cell 和(hé) block 階都能有最好的(de)規範可(kě)依循。
作爲 Virtuoso 的(de)高(gāo)階布圖平台，Virtuoso Layout Suite XL 除了(le) L 階的(de)基本 polygon 布圖編輯功能之外，更針對(duì) device、cell 及 block 來(lái)提供客制數字、混和(hé)信号和(hé)仿真設計等支持，也(yě)使得(de)規範管控及設計管控的(de)功能能夠與其他(tā)自動化(huà)的(de)進階功能相結合，以加速客制零件編寫的(de)速度，别忘了(le)還(hái)有 parameterized cell (Pcell) 和(hé) SKILL 可(kě)讓您在 device 的(de)建立和(hé)編輯時(shí)更能得(de)心應手。
軟 件 特 點
快(kuài)速且精确的(de)設計輸入環境
Virtuoso Schematic Editor XL 提供了(le) L 階中的(de)搜尋、屬性編輯查看和(hé)設計階層環境等各項功能外，也(yě)可(kě)将電路設計輸出至網頁浏覽器中查閱，另可(kě)使用(yòng) Design Constraints 設計規範來(lái)串連整個(gè)設計，這(zhè)些規範可(kě)讓使用(yòng)者從線路圖端即宣告布圖的(de)重點和(hé)注意事項，如匹配性及對(duì)稱性等等…快(kuài)速且易用(yòng)的(de)設計輸入功能。
規格式的(de)設計
通(tōng)常規格需要多(duō)項測試，并經由結合測試規範與具體測量來(lái)加以确認，爲了(le)要加速設計的(de)驗證，Virtuoso Analog Design Environment XL 将設計管理(lǐ)及規格輸入結合在同一個(gè)環境中，讓您可(kě)輕易地建立多(duō)種情況下(xià)的(de)不同測試條件以驗證您的(de)設計。
而在 project 内，可(kě)選取所有的(de)測試 sweeps、corners 和(hé)相關檔作驗證比對(duì)之用(yòng)，并可(kě)查看項目的(de)所有測試結果，如所有的(de)波形、量測值和(hé)仿真檔的(de)狀态都可(kě)以呈現出來(lái)。
Virtuoso Analog Design Environment XL 可(kě)執行單一或多(duō)個(gè)測試亦或是多(duō)個(gè)測試中的(de) sweeps、corners 及 Monte Carlo 分(fēn)析，可(kě)使用(yòng)并行處理(lǐ)的(de)選項讓整個(gè)仿真管理(lǐ)上更加有效率。
Virtuoso Analog Design Environment XL 支持将所有測試分(fēn)析結果自動儲存作規格确認之用(yòng)，亦可(kě)集成 Virtuoso Multi-Mode Simulation 實現仿真、射頻(pín)、混合信号的(de)仿真驗證。
聯機管控式的(de)功能加速設計的(de)完成時(shí)效
Virtuoso Layout Suite XL 設立了(le)工業标準，改變傳統的(de)客制設計流程，設計者可(kě)經由 Virtuoso Schematic Editor XL 所定的(de)聯機關系，或是由外部，如 CDL 或 SPICE 所加載的(de)聯機檔來(lái)執行實時(shí)的(de) LVS，用(yòng)以檢驗其布圖，也(yě)因此實現了(le) ”correct-by-construction” 的(de)布圖環境，提高(gāo)生産力并減少驗證的(de)時(shí)程。另外，也(yě)使得(de)繁瑣的(de) DEVICE 建立、擺放和(hé)布圖可(kě)以自動化(huà)，線路圖也(yě)可(kě)以跟實際布圖之間的(de) instances 和(hé) devices 互相查詢、highlight，并可(kě)快(kuài)速找到未接的(de)信号等其他(tā)功能。
規範管控及設計管控以提高(gāo)生産力
Virtuoso Layout Suite XL 提供規範定義及管理(lǐ)環境，另外，設計規則的(de)定義還(hái)可(kě)自動且實時(shí)地标示違反設計規則點，讓我們可(kě)以同時(shí)達到依規範管控布圖及提高(gāo)生産力，并減少布圖錯誤點和(hé)驗證的(de)時(shí)間，不論是傳統仿真的(de) .25u 到最先進的(de) 45 納米制程的(de)條件，所有 Device 建立、擺放、或自動 / 手動布線，都會遵照(zhào)規範内的(de) technology file 的(de)規則定義。
與其他(tā) VIRTUOSO 平台工具的(de)密切集成
上述的(de)功能都集成在 Virtuoso 客制設計平台上，可(kě)以利用(yòng)單一環境集成平台上的(de)所有功能來(lái)建立分(fēn)析及實現不同面向，如 ASICs、可(kě)程序 IC、MCM、數字 IC、仿真 IC 及混和(hé)信号 IC 的(de)設計需求，VIRTUOSO 平台支持業界标準的(de) OpenAccess (OA) 數據庫及 Cadence SKILL 可(kě)程序語言，讓您可(kě)以自定義工作環境建立最佳的(de)自有環境及流程。
設計流程
線路設計 Circuit design (Front End)
Cadence 的(de)線路設計 circuit design 方案可(kě)讓您快(kuài)速且精确的(de)繪制出您的(de)設計概念并有效管理(lǐ)設計的(de)方向，尤其是在客制 IC 的(de)設計流程中利用(yòng)對(duì)非重要信号的(de)自動化(huà)步驟使得(de)工程師可(kě)以專注在極精細的(de)設計中，利用(yòng)其 Analog Design Environment 可(kě)以從線路圖直接對(duì)應到仿真 analog、射頻(pín) RF 或混合信号 mixed-signal 的(de)不同設計所引發的(de)線路特性上的(de)不同效應。
其工具有 :
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Virtuoso Schematic Editor |
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Virtuoso Analog Design Environment (ADE) |
仿真 Simulation
分(fēn)别有 Block-level、Chip-level 和(hé) Mixed-signal 的(de)不同仿真效果和(hé)工具：
Block-level |
小功能區(qū)塊的(de)仿真，主要著(zhe)重在單一區(qū)塊從架構到功能的(de)實現 |
|---|---|
Chip-level |
集成所有區(qū)塊的(de)全芯片仿真，著(zhe)重在其效益和(hé)準确性，由其是 system-on-chip 時(shí)因集成仿真及數字區(qū)塊所衍生出其間的(de)互應及影(yǐng)響 |
Mixed-signal |
綜合 block-level 和(hé) full-chip 的(de)類比仿真器和(hé)先進的(de)數字分(fēn)析模拟器，使得(de)我們可(kě)以把多(duō)種語言的(de)數字設計可(kě)以跟仿真或 RF 輕易的(de)集成在一起 |
其工具有 :
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Virtuoso Multi-Mode Simulation (MMSim) |
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Spectre Circuit Simulator (Spectre) |
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Spectre Accelerated Parallel Simulator (APS) |
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Spectre Extensive Partitioned Simulator (XPS) |
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Virtuoso UltraSim Simulator (UltraSim) |
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AMS Designer Simulator (AMS) |
布局設計及布線 Physical layout & Router (Back End)
布局設計主要是将前端原理(lǐ)圖轉換爲實際的(de)芯片布線，最終将布局圖轉換爲光(guāng)罩檔，以供晶圓廠生産。客制化(huà)的(de)布局需考慮許多(duō)的(de)布局條件，往往需要人(rén)工來(lái)完成，Cadence 的(de)布局工具提供方便的(de)功能，可(kě)讓工程師加快(kuài)布局的(de)速度。
其工具有 :
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Virtuoso Layout Suite |
|---|---|
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Virtuoso Chip Assembly Router (CAR) |
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設計驗證 Verification
布局圖完成後，需檢查是否符合制造的(de)設計規範，以防止如芯片線路短路或斷路…等等的(de)影(yǐng)響。另外亦需比對(duì)布局圖與原理(lǐ)圖是否一緻。
其工具有 :
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Cadence Physical Verification System (PVS) |
|---|---|
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Assura Physical Verification (ASSURA) |
萃取寄生效應 Parasitic Extraction
寄生效應會造成我們設計的(de)問題，通(tōng)過 Cadence QRC Extraction 萃取寄生效應，并藉由 Virtuoso Solution 将萃取出寄生數據的(de)響應到設計上，讓我們對(duì)整個(gè)設計有最全面和(hé)宏觀的(de)考慮跟最實時(shí)的(de)分(fēn)析，以判定出真正問題之所在。
其工具有 :
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加速客制化(huà) IC 布局工具 SKILLCAD
SKILLCAD 是一家專精于發展加速客制化(huà) IC 布局工具的(de)軟件公司；SKILLCAD 的(de)系列産品集成了(le) 8 種主要的(de)工具，這(zhè)些工具可(kě)以支持先進納米制程的(de)設計規則；SKILLCAD 軟件公司是 Cadence 優秀的(de)策略夥伴，其産品主要是建構在 Cadence Virtuoso 的(de)平台上，增廣 Virtuoso 在不同産業的(de)應用(yòng)範圍，并有效縮短芯片布局的(de)時(shí)間。
