高(gāo)效率的(de)專業仿真中控平台
Virtuoso® Analog Design Environment(ADE) 是建構在 Virtuoso設計平台中最佳的(de)仿真與混合信号設計仿真解決方案，廣泛應用(yòng)在 full-custom、analog、RF IC 設計領域，采用(yòng)目前業界的(de)仿真與分(fēn)析标準，在使用(yòng)上，ADE 提供圖形接口、集成波形分(fēn)析與觀測、統計分(fēn)析仿真結果，以目标導向指定參數範圍做(zuò)仿真分(fēn)析，并且支持多(duō)種仿真器演算(suàn) (包含其他(tā)非 Cadence 仿真器) 。ADE 在 Virtuoso 環境中使用(yòng)，無須擔心數據轉換的(de)問題，更可(kě)針對(duì)電路中設定的(de)參數依規格範圍掃描快(kuài)速仿真測試，提升您的(de)工作效率。
特點
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容易學習(xí)，快(kuài)速上手 |
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圖形接口管理(lǐ)，更有系統 |
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仿真狀态儲存，提高(gāo)工作效率 |
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集成各種仿真器，更具彈性 |
(Virtuoso Spectre Simulation / Virtuoso APS / Virtuoso AMS Designer / Virtuoso UltraSim / Virtuoso XPS) |
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提高(gāo)仿真廣度與除錯精準度，仿真更專業 |
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可(kě)視化(huà)圖像菜單，加快(kuài)電路除錯 |
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強大(dà)的(de)寄生仿真分(fēn)析能力，提高(gāo)成功率 |
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PDK 應用(yòng)，加速設計流程 |
流 程 特 點
PDK 應用(yòng)大(dà)幅加快(kuài)設計流程而提高(gāo)工作效率
集成 Virtuoso Multi-Mode Simulation 實現仿真、射頻(pín)、混合信号仿真驗證
強大(dà)的(de)寄生仿真分(fēn)析能力，大(dà)幅提高(gāo)第一次就設計成功的(de)機率 ( first-pass success )
清楚而簡單的(de)操控接口，協助用(yòng)戶快(kuài)速的(de)找到電路問題
EASY-TO-USE INTERACTIVE SIMULATION ENVIRONMENT
ADE 提供完整功能讓所有電路設計者快(kuài)速完成仿真設定、環境建構與分(fēn)析仿真結果，環境中集成了(le) Virtuoso Spectre Simulation、Virtuoso APS、Virtuoso AMS Designer、Virtuoso UltraSim、Virtuoso XPS。
用(yòng)戶在設計流程中可(kě)快(kuài)速且輕易地通(tōng)過可(kě)視化(huà)的(de)圖形接口了(le)解仿真或混合信号中特定參數對(duì)電路産生的(de)效應，内建的(de) OCEAN 程序語言更加速 bash 演算(suàn)，而通(tōng)過 OASIS (Open Artwork System Interchange Standard) 集成套件，ADE 可(kě)輕松的(de)與自家 Virtuoso 或業界使用(yòng)的(de)其他(tā)仿真器集成使用(yòng)，加速電路設計。
BUILT-IN WAVEFORM DISPLAY AND SIGNAL ANALYSIS CAPABILITIES
新一代波型顯示器 (ViVA)，包含波形計算(suàn)功能，針對(duì)各種設計結果數據如電壓、電流、仿真參數、工作點做(zuò)代數方程式運算(suàn)，并提供更完善的(de) post-simulation 分(fēn)析環境，在仿真與混合信号分(fēn)析上支持更進階的(de)波形分(fēn)析模式，如 noise、corner、statistical、RF plots…等，支援 PNG、BMP、JPG、PPM、TIF、PDF、SVG 文件格式。
INTERACTIVE SIMULATION
讓用(yòng)戶可(kě)以快(kuài)速改變參數值，減少電路設計者仿真流程所花的(de)時(shí)間。
VIRTUOSO AMS DESIGNER SIMULATOR
Cadence Virtuoso AMS Designer 集成 Cadence Virtuoso 類比仿真器與 Incisive 數字功能驗證于同一仿真與驗證平台中，使得(de)仿真、無線射頻(pín)、内存及芯片系統等…混合信号設計在全客制化(huà)的(de)環境實現。
Cadence Virtuoso AMS Designer 支持 Verilog-AMS 及 VHDL-AMS 混合信号語言，當類比與數字連接時(shí)用(yòng)戶可(kě)選取不同的(de)類比仿真器于不同的(de)設計仿真階段，例：block-level 的(de)仿真與無線射頻(pín)設計 (RF design) 時(shí)考慮精确度可(kě)使用(yòng) Spectre Simulation，或欲同時(shí)考慮到仿真速度效能則可(kě)選擇 APS (Accelerated Parallel Simulator)，而當考慮 Full-Chip 功能驗證時(shí)可(kě)挑選 UltraSim 并搭配數字 Incisive 彈性與便利執行此仿真、驗證的(de)設計流程。
特點
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提供 Virtuoso 類比及 Incisive 數字仿真 |
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支持 Virtuoso ADE (Analog Design Environment) 中類比設計流程所使用(yòng)的(de)仿真參數模型，亦可(kě)使用(yòng)于數字 Incisive 驗證環境中 |
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支持由上而下(xià) (Top-down) 的(de)設計方法，使在初步設計時(shí)間的(de)錯誤能夠提早被察覺，以确保設計可(kě)準時(shí)進入投片流程 |
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支持混合信号的(de)硬件描述語言 (Verilog-AMS 及 VHDL-AMS) 使仿真更加快(kuài)速 |
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結合 RF 封包分(fēn)析與數字基頻(pín) (digital baseband) 仿真，加快(kuài) AMS 對(duì) RF 電路仿真速度，尤其是針對(duì) SPICE 級的(de)精确度仿真速度更明(míng)顯提升 |
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提供可(kě)選式的(de)類比仿真器，讓用(yòng)戶滿足仿真速度與效能考慮 |
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支持圖形用(yòng)戶界面 (GUI) & 可(kě)通(tōng)過 batch mode 下(xià)指令 (command) 來(lái)增加仿真的(de)便利性 |
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支持以數字區(qū)塊爲主的(de)混合信号驗證 & 導入低功率混合信号驗證解決方案 |
Virtuoso AMS Designer 驗證流程，可(kě)滿足電路設計在混合信号驗證分(fēn)析上整個(gè)流程的(de)需要
支持多(duō)種硬件語言及「MEET-IN-THE-MIDDLE」的(de)設計方式
Cadence Virtuoso AMS Designer 支持來(lái)自不同來(lái)源的(de)芯片系統設計 IP 格式，包含 Verilog-AMS、VHDL-AMS、Verilog-A、Verilog、VHDL 及 SystemC 硬件語言。當于 Virtuoso Schematic Editor 使用(yòng) HDE 架構設計複雜(zá)的(de)混合信号項目 (包含上述硬件語言及 spice、Spectre Simulation) 時(shí)，AMS Designer 會自動插入接口組件 (IE / interface elements) 做(zuò)類比與數字間的(de)信号轉換，并且它可(kě)将 bottom-up 的(de)精确性與 top-down 的(de)快(kuài)速性作設計流程集成(MEET-IN-THE-MIDDLE)，它實現了(le)速度需求和(hé)芯片精确性之間的(de)最佳平衡性，而且以最佳的(de)考慮來(lái)執行仿真。
兼顧類比與數字仿真需求的(de)混合信号仿真器
集成式的(de)仿真引擎，不僅提高(gāo)混合性信号芯片仿真之完整性，更讓使用(yòng)者在仿真的(de)準确性及效率間不再左右爲難。因爲依用(yòng)戶的(de)需求來(lái)選擇仿真器，所以用(yòng)戶可(kě)在仿真、驗證設計流程中更具彈性且能滿足仿真速度與效能考慮，讓使用(yòng)者的(de)創意永遠(yuǎn) Time To Market。
它的(de)演算(suàn)技術是建構在 Virtuoso Spectre Simulation、APS、UltraSim 這(zhè)些類比仿真器，并且能兼容與 INCISIVE 數字仿真器所構成的(de)集成混合性信号仿真器。
類比信号爲主或數字信号爲主的(de)流程
針對(duì)混合信号電路設計，Virtuoso AMS Designer 使用(yòng) ADE 的(de) netlisting 方式将電路符号方塊、行爲模型方塊…等不同型式方塊獨立處理(lǐ)，而 Virtuoso AMS Designer 數字驗證使用(yòng) Incisive，Incisive 環境提供測試分(fēn)析、Specman 及驗證平台。
針對(duì)數字設計爲主的(de)電路，AMS Designer 會以本身的(de) Incisive 環境來(lái)完成數字驗證工作，此時(shí)類比與數字間信号傳遞轉換可(kě)使用(yòng)一信号控制文件 (single control file) 做(zuò)爲定義，類比方塊則被集成到數字的(de) SoC 中，如此類比與 RTL 設計方塊間可(kě)便利的(de)調整其仿真精确度與速度以取得(de)可(kě)接受平衡點。而交互式的(de)仿真接口将開啓 SimVision 并提供從電路圖 cross probe 的(de)功能。
針對(duì)類比設計爲主的(de)電路，執行 AMS 電路仿真前 netlist 必須先經過編譯 (compile) 與合成 (elaboration) 動作，若使用(yòng) ADE 中 ”Netlist and Run” 單鍵功能，便會自動依照(zhào)以下(xià)順序完成 AMS 仿真程序：
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線路圖轉換爲 Verilog-AMS Netlist |
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編譯 Netlists |
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執行合成 |
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執行仿真 |
以上每個(gè)工具産生各自的(de)紀錄檔案，若仿真失敗會在 CIW (command Interpreter window) 信息中顯示信息，參考各記錄檔案可(kě)明(míng)确了(le)解須修正的(de)錯誤。
AMS Designer 可(kě)依使用(yòng)者習(xí)慣區(qū)分(fēn)不同的(de)方式來(lái)做(zuò)驗證
AMS-ADE 支持容易上手的(de) Virtuoso 圖形用(yòng)戶界面 (GUI) 的(de)集成驗證方式來(lái)加速驗證過程所需的(de)時(shí)間，而針對(duì)數字 IC 設計者常習(xí)慣在 batch mode 去下(xià)指令 (Command)，AMS-irun 也(yě)支持 Incisive 仿真器通(tōng)過命令行的(de)方式去執行指令來(lái)做(zuò)驗證。
「支持以數字區(qū)塊爲主的(de)混合信号驗證」與「導入低功率混合信号驗證解決方案」
針對(duì)數字區(qū)塊爲主的(de)設計，采用(yòng)事件驅動 (Event Driven) 的(de)架構以及 wreal 的(de)模型化(huà)來(lái)達到高(gāo)性能，而且 AMS 支持指針驅動 (Metric Driven) 的(de)驗證方式可(kě)通(tōng)過涵蓋率 (coverage) 這(zhè)項指針來(lái)提升生産力及完整性，另外，針對(duì)仿真混合性信号設計也(yě)導入低功率解決方案來(lái)協助設計者設計驗證低功率的(de)電路設計。
