你知道如何快(kuài)速辨識符合特定屬性條件的(de)零件是否爲首選并可(kě)添加到原理(lǐ)圖上? 本視頻(pín)将手把手教你 Capture CIS 特殊零件标示與檢查小撇步。
你是否曾經在設計線路圖時(shí)遇到在數據庫找不到相關零件，隻能使用(yòng)人(rén)工方式創建零件的(de)狀況呢(ne)？本視頻将傳授快(kuài)速找到、取得(de)所需零件的(de)技法，加速你的(de)設計流程！
每當電磁訊號沿著傳輸線傳播時，都有可(kě)能從傳輸線和(hé)負載器件之間的(de)介面上反射回來。當阻抗不匹配時，就會給訊號帶來災難性的(de)影(yǐng)響，導緻在傳輸線末端測得(de)振盪回應或階梯式回應。本文將說明(míng)互連中的(de)阻抗不匹配而導緻的(de)訊號反射會帶來哪些影(yǐng)響。
所有的(de)電源都具有一定程度的(de)波紋，而紋波是一個煩人(rén)的(de)雜訊問題。在一些應用(yòng)中，需要有非常「乾淨」的(de)電源，否則雜訊可(kě)能會傳播到元件的(de)輸出端。本文將介紹幾種降低紋波技術，以及它們在新型電源設計中的(de)最佳應用(yòng)場合。
當 Capture CIS 上的(de)零件其特定屬性達到特定條件時，希望零件的(de)文字或整筆資料可(kě)以透過不同顏色的(de)設定，達到零件標示效果，以便透過不同顏色設定，確認該零件是否為第一選擇 ; 亦或是當抓取到特定條件的(de)零件時，可(kě)以立即確認並告知該零件是否可(kě)擺放至電路圖，本文將透過簡單的(de) Tcl 語法設定說明(míng)來達到上述目的(de)。
本文將傳授如何使用(yòng) Annotate 功能快(kuài)速於電路圖中自動編輯排列零件序號。
本文將傳授 Capture / CIS 如何快(kuài)速於電路圖中擺放電器線、信號線、Bus 線，以建立連線關係。
夯實基本功，從萌新到大(dà)神的(de)最佳學習指南(nán)－本文將傳授 Capture / CIS 新手們如何快(kuài)速於電路圖中搜尋、放置、建立零件。
隨著製造技術的(de)發展，HDI 佈線開始見於許多(duō)設計。若實施得(de)當，HDI 佈線不僅能大(dà)幅減少設計空間，亦能解決 PCB 上的(de) EMI 問題，甚至能夠降低設計成本。本文將詳解 HDI 佈線的(de)挑戰和(hé)技巧。
隨著印刷電路闆 (PCB) 使用(yòng)的(de)處理(lǐ)器技術不斷進步，對電路闆電路傳導速度的(de)要求也(yě)在不斷提高(gāo)，本文將探討如何防止信號被反射，並且在 PCB 中設置闆層堆疊和(hé)帶狀傳輸線的(de)佈線規則用(yòng)以正確地傳導這些高(gāo)速切換的(de)傳輸線。
如今，設計階段非常寶貴，每次設計調整時等待 shapes 重新修復無疑大(dà)大(dà)降低了(le)設計效率。該如何快(kuài)速輕鬆地在設計中創建並即時調整 shapes，高(gāo)效完成工作？本文將以實例 demo，手把手教學，快(kuài)來親身實踐體驗！
元件佈局決定了(le)整個 PCB 設計。準確高(gāo)效的(de)元件佈局能力將節省時間，並確保設計成功。本篇將以實例操作，帶領各位在 OrCAD 中使用(yòng) Quickplace 快(kuài)速按群組佈局。
生命週期成本分(fēn)析 (life cycle cost analysis，LCCA)，是一種評估工具或方法，用(yòng)於確定購買、擁有、運營和(hé)維護專案或服務所需的(de)支出。這種分(fēn)析方式是購買過程和(hé)未來財務預測中非常關鍵和(hé)複雜的(de)一個部分(fēn)。無論是電子設備、電子元件還是我們所提供的(de)服務，我們都必須考慮與其生命週期相關的(de)所有成本。
當傳播延遲超過信號上升時間約 50% (對於數位信號)，或者超過振盪週期的(de)四分(fēn)之一 (對於類比信號)，則需要考慮阻抗匹配。本文將分(fēn)享在設計與模擬阻抗匹配網絡時要注意的(de)一些小細節!
看似簡單的(de)電路圖其實包含的(de)資訊非常複雜，參與設計和(hé) layout 等的(de)相關人(rén)員利用(yòng) ECAD 電路圖中嵌入的(de)大(dà)量資料來完成設計 layout，並在整個設計過程中影(yǐng)響決策。本期電子書將從四個面向說明(míng)如何成功創建電路圖。
在電子設計中，我們不會拿任何變化(huà)的(de)參數冒險，並希望能對設計的(de)失敗概率進行獨立的(de)分(fēn)析。典型的(de) PCB 設計包含數百個元器件，因此假定生產出來的(de)每塊 PCB 闆中數值恒定則是異想天開的(de)。是否需要蒙地卡羅分(fēn)析取決於設計的(de)性質和(hé)大(dà)量生產時的(de)失敗風險。
從雷達到無線網路再到對講機，包含 RF 設計的(de)產品是我們日常生活中的(de)一部分(fēn)，也(yě)使 RF PCB 佈線尤為重要。為 RF 電路闆佈線以確保信號完整性，要如何正確設計闆層疊構，也(yě)能同時正確鋪設走線? 本文將告訴你須注意的(de)眉眉角角。
繼電器包括電磁繼電器和(hé)簧片繼電器，以及固態繼電器、混合繼電器和(hé)熱繼電器等多(duō)個種類，了(le)解繼電器的(de)工作方式將極大(dà)地提高(gāo)我們的(de)工作效率。本文將談論繼電器以及如何將繼電器連接到電路中。
在專案早期儘早考慮製造問題有助於降低成本、縮短開發時間，並確保設計順利過渡到生產階段。本文總結了(le) 7 大(dà)妨礙 PCB 可(kě)製造性的(de)主要 DFM 問題。透過在設計階段解決這些問題，我們將能夠在產品到達工廠之前糾正任何可(kě)能出現的(de) DFM 錯誤。
電腦輔助製造（CAM）是一個介於買方資料和(hé)賣方過程之間的(de)專業。電腦輔助製造究竟能為我們帶來何種益處？
透過以菊輪鍊形式連接多(duō)個 RLC 網路，我們可(kě)以輕鬆構建高(gāo)階濾波器。然後，我們可(kě)以模擬這些高(gāo)階濾波器的(de)暫態響應和(hé)電壓輸出。
幹得(de)好不如幹得(de)巧，儘早與製造商協作，從而確保設計方向正確。本文將討論如何確定哪些PCB疊層資訊需要瞭解的(de)方式方法。
傳統的(de)電路圖輸入方法是將一個大(dà)圖分(fēn)割成多(duō)個頁面，並利用(yòng)頁外連接器來追蹤頁面之間的(de)連接。更為先進的(de)方法則是採用(yòng)階層式設計法，設計人(rén)員透過點擊系統方塊符號便能展開更為詳細的(de)電路圖。
本文將討論 SPICE 模型，以及 SPICE 模型庫的(de)創建、管理(lǐ)及使用(yòng)。
幾乎每位工程師都有過如下(xià)任一困擾：零件過時、RoHS/REACH 合規性問題以及庫存不足等。那麼，這些問題要如何解決呢(ne)？
安裝孔似乎很簡單，但與印刷電路闆中其他(tā)設計一樣，當增加高(gāo)速訊號並減小形狀因素後，安裝孔將變得(de)複雜起來。
無論 PCB 設計師使用(yòng)何種設計軟體，都可(kě)以從中快(kuài)速獲取軟性電路闆設計要點的(de)重要指南(nán)。
電路設計人(rén)員可(kě)以在開始批量生產電路闆之前對失敗進行量化(huà)。讓我們透過兩個例子來瞭解其重要性——如果我們需要大(dà)量生產 PCB 闆，那麼即使隻有 0.1％ 的(de)拒收率也(yě)會令我們不安；或者，當我們在為軍事或太空應用(yòng)領域構建關鍵任務專案時，一丁點的(de)設計失敗都會造成極其嚴重的(de)後果。因此，我們需要使設計中的(de)器件變化(huà)保持最小或者毫無變化(huà)。在這種情況下(xià)，蒙地卡羅分(fēn)析則必不可(kě)少！
為什(shén)麼要在電路上運行 Smoke 分(fēn)析？ 因為它至關重要！PSpice Smoke 分(fēn)析可(kě)以很容易地找到過應力器件，從而幫助我們設計出更可(kě)靠的(de)電路。它會檢查整個電路，並為電路中的(de)每個器件預測電流、電壓、電源和(hé)溫度條件。
大(dà)多(duō)數的(de)多(duō)層電路闆中，至少有一層或者多(duō)層為接地平面，附加的(de)接地層意味著額外的(de)產品功能。這些多(duō)功能闆一般都是數位類比混合電路，這是現代產品規格的(de)自然規律。問題是如果放任自流，類比和(hé)數位則不能很好地工作起來。電路闆上，數位類比並存的(de)科學擺放方法是將兩者用(yòng)大(dà)塊空間隔離開來。但是當下(xià)產品的(de)封裝面積越來越小…
透過靈敏度分(fēn)析找出對頻寬、輸出雜訊和(hé)增益影(yǐng)響最大(dà)的(de)器件之後，我們就可(kě)以使用(yòng)優化(huà)工具來提高(gāo)性能~你的(de)器件越少，優化(huà)效率就越高(gāo)。靈敏度分(fēn)析 + 優化(huà)器，再複雜的(de)設計都能搞定！
以本文「徹底理(lǐ)解自己的(de)電路是設計的(de)第一要務」作為開篇：用(yòng) RF 放大(dà)器為範例，使用(yòng) PSpice 進階分(fēn)析功能，幫助大(dà)家更好地實現靈敏度分(fēn)析。
USB Type-C 連接器對於製造廠而言是一個充滿挑戰的(de)難題，但是優勢在於它是電源和(hé)資料的(de)一體化(huà)解決方案。隻要我們還處在每秒 10 Gb 速度的(de)時代裡，就要學習如何應對。本文講述 USB Type-C 設計技巧和(hé)注意事項。
人(rén)們對電視的(de)需求不滿足於 1080P，這意味著 HDMI 必須通(tōng)過當下(xià)的(de) 2.1 規範。4K 視頻所需求的(de)更快(kuài)刷新率和(hé)大(dà)量音(yīn)訊通(tōng)道是功能擴增的(de)主要原因。HDMI 乙太網（1.4 版本）就是一個應用(yòng)案例。我們可(kě)以在同一根電纜上使用(yòng)短時間的(de)高(gāo)速資料（100 Mbit/s），這樣裝配齊全的(de)設備便可(kě)以將網路內容編入媒體播放機或遊戲控制台的(de)內容中，從而使我們獲得(de)更加身臨其境的(de)體驗。
軟硬版結合現為一大(dà)設計趨勢！本文講述軟性電路的(de)特點、設計技巧和(hé)注意事項。
當今的(de)汽車配備了(le)大(dà)量的(de)處理(lǐ)器來操作功率控制、牽引系統、安全系統和(hé)變速箱，更不用(yòng)說資訊娛樂、空調、導航等非系統級應用(yòng)的(de)處理(lǐ)器數量。擁有數十個電子控制單元（ECU）的(de)汽車嵌入式系統已成為汽車行業的(de)趨勢和(hé)標範。
要設計出一個好的(de)產品除了(le)仰賴專業知識和(hé)設計經驗之外，若能透過模擬軟體進行分(fēn)析往往更能夠提升整個產品開發的(de)掌握度。例如類比 / 混合式訊號的(de)電路設計可(kě)以藉由 PSpice 模擬去更精準地評估電路效能。而對於演算(suàn)法開發、控制系統設計、資料視覺化(huà)以及數值分(fēn)析等多(duō)領域的(de)設計，就可(kě)以藉由 MATLAB 去作一個多(duō)樣化(huà)的(de)模擬。
決定一個產品的(de)穩定度除了(le)整個架構設計之外，元件選用(yòng)的(de)適當與否也(yě)是不可(kě)或缺的(de)因素，例如電容的(de)耐壓不足可(kě)能會被燒毀、電感的(de)額定電流不足導緻電流不穩定、電阻可(kě)正常工作的(de)溫度過低會影(yǐng)響功耗等等，都有可(kě)能導緻整個電路無法正常工作。所以，去確保每個元件都可(kě)以安全運作是相當重要的(de)。
系統模擬和(hé)建模技術營造了(le)針對混合信號設計統一的(de)設計環境，PSpice A/D 幫助用(yòng)戶在市場上按時交付高(gāo)品質的(de)產品。
Cadence® OrCAD® Capture 17.2 - 2016 提升 Annotate 零件序號編輯功能，新版 Advanced Annotation 功能可(kě)對所有頁面零件自動編排序號外，也(yě)可(kě)對單獨頁面或依照(zhào)零件設立群組後做(zuò)零件序號編排功能，並且可(kě)以設定起始序號與結束序號，提升了(le)電路圖零件序號編排的(de)方便性。
OrCAD® PSpice® 不僅包含大(dà)量豐富的(de)PSpice模擬模型，其中有逾33,000顆模擬模型可(kě)直接由內建零件庫取得(de)，亦提供便利的(de)建模介面PSpice Modeling Application...等多(duō)種不同獲得(de)PSpice模擬模型的(de)方式，讓您的(de)電路設計可(kě)方便的(de)透過PSpice模擬驗證，提升電路設計品質加速整體設計流程。
Cadence® 發佈 17.2-2016 新版本中，OrCAD® Capture 新增 Design Difference 的(de)功能，此功能可(kě)以依照(zhào)電路圖專案或線路圖頁面中的(de)零件、Net 連線關係、物(wù)件屬性與圖形位置做(zuò)比對。
結果顯示的(de)視窗(chuāng)提示邏輯差異和(hé)線路圖中所有的(de)差異；邏輯差異包括 : 零件、Net 連接、和(hé) Net 屬性設定。所有的(de)差異報表顯示：電路圖頁面差異、零件（包含邏輯差異）、Net 連接、Net 屬性設定、走線線段、跨圖紙連接、和(hé)標題欄屬性等。
新的(de) Design Difference 差異比對功能，可(kě)以讓你更快(kuài)掌握前後版本設計不同的(de)資訊。
OrCAD® Component Information Portal™ （CIP） 是一個綜合性的(de) OrCAD CIS 數據庫管理(lǐ)和(hé)零件線上使用(yòng)介面。
OrCAD Capture CIS 連結 CIP 的(de)使用(yòng)方式，可(kě)使研發團隊快(kuài)速且高(gāo)效率地實現共享零件、零件資料庫，以及有效管理(lǐ)零件資訊。
當有使用(yòng)到變壓器這類的(de)元件在進行分(fēn)析時，必須把變壓器內的(de)損耗也(yě)一起估算(suàn)進去。
變壓器的(de)銅損的(de)相當簡單，一般不會有甚麼問題，比較麻煩的(de)是變壓器的(de)鐵損。
Cadence 在 PSpice 的(de)環境中新增一個鐵損計算(suàn)器，該功能可(kě)協助進行 Power 設計及進行模擬分(fēn)析時，可(kě)以將鐵損問題也(yě)一起加入分(fēn)析計算(suàn)，讓所得(de)出的(de)結果可(kě)與現實環境更加吻合。
因機械零件於設計時，須考量其實體大(dà)小，而在 SPB16.6 Capture 中，可(kě)實現將 OrCAD Capture 電路設計所使用(yòng)的(de)機械零件(零腳位零件)，傳遞至 Cadence Allegro 中執行擺放，以利 OrCAD Capture 與 Cadence Allegro 間的(de)設計達到完整一緻性。
如果 PCB 面積不大(dà)，往往會造成生產的(de)問題，因此會考慮先將 PCB 進行便於產線插件生產流程的(de)排版處理(lǐ)，以利後續的(de) Pick & Place流程，同時也(yě)須提供排版後的(de)零件座標等文件。
這部分(fēn)資料往往需要借助其他(tā)的(de) 3rd. party 來協助處理(lǐ)，而其所使用(yòng)的(de)工具及要處理(lǐ)的(de)文件卻相當繁瑣且耗時。透過 OrCAD Panel Editor，可(kě)以在 OrCAD PCB 環境中直接完成排版的(de)處理(lǐ)，改善資料處理(lǐ)的(de)流程與速度。
PCB 工程文件資料會被送交到 PCB 廠進行 PCB 的(de)生產，同時也(yě)須提供相關的(de)組裝生產文件資料，以供生產線上的(de)運用(yòng)。而這些文件的(de)資料整理(lǐ)和(hé)製作其實相當繁瑣且耗時。
透過 OrCAD Documentation Editor，將大(dà)幅改善這樣的(de)資料處理(lǐ)流程與速度，以提升 PCB 工程文件的(de)製作效率。
OrCAD Capture／CIS 軟體在安裝後，有提供針對線路圖 Electrical and Physical 的(de) DRC 檢查選項；在 OrCAD V16.6 版本更提供了(le) Custom DRC，讓使用(yòng)者可(kě)以自訂檢查功能，更加完善 OrCAD Capture／CIS Design Rule Check。
電路闆佈線設計工具都有 Design Rule Check(DRC) 的(de)幾何檢查功能，以確認所繪製的(de)設計檔案不會有兩點問題：1. 安全間距不足 2. 應接而未接。讓闆子不會因為間距不符設計規範或因未確實連接而無法正常運作。
隨著高(gāo)速訊號設計的(de)普及和(hé)額定工作電壓的(de)降低，訊號完整性的(de)分(fēn)析更顯重要，但 SI 分(fēn)析往往需要較詳細的(de)設定和(hé)人(rén)員的(de)經驗才能夠順利且有效的(de)執行。Sigrity ERC／SRC 是以電性規則進行 ERC 檢查和(hé)以批次模式進行SRC檢查，讓 PCB 設計人(rén)員在 Tape Out 前，能夠自行以方便的(de)界面和(hé)流程找到問題點或嚴重程度，以便先行排除潛在問題，而不用(yòng)等到完整的(de)SI分(fēn)析報告才進行修改。
PSpice 進行電路模擬時，如果一直無法得(de)到滿足精度條件的(de)解，就會持續運算(suàn)下(xià)去，得(de)不到答(dá)案時就會產生「收斂性」問題。此問題並非指電路設計，而是數學計算(suàn)上的(de)機制所導緻。如果不能快(kuài)速收斂, 則結果是遙遙無期的(de)等待。因此在數學運算(suàn)上如何能快(kuài)速收斂是一大(dà)課題。本文介紹 PSpice 如何藉由參數設定與條件限制來提升軟體運算(suàn)時的(de)收斂性。
對 OrCAD PSpice 模擬來說，Model 的(de)取得(de)和(hé)建立攸關到線路的(de)特性和(hé)結果，所以 Model 的(de)取得(de)和(hé)整理(lǐ)就像在管理(lǐ)公司資產般重要。
新的(de) OrCAD PSpice 除了(le)內建多(duō)個 Models，還有其他(tā)的(de)方式來取得(de)或建立 Model，本文為相關的(de)介紹。
另外，支援 C Model : OrCAD PSpice 可(kě)全面支援由 C Language、C++、SystemC 所編寫出來的(de)控制程式。當編寫好程式並將其完成 Compiler 後，可(kě)得(de)到一個 DLL 檔案，接著把 DLL 檔案嵌入到 PSpice Model 中來完成模擬。
PSpice 並不僅僅能執行電路功能性的(de)分(fēn)析，軟體本身也(yě)支援 IBIS model 的(de)使用(yòng)。
藉由 PSpice Model Editor 的(de)轉換，OrCAD SI 功能設定和(hé) Tcl／Tk 程式語言支援的(de)加入，PSpice 也(yě)可(kě)以藉由 IBIS model 的(de)I／O model 的(de)導入來進行 SI 分(fēn)析。
LED 由於用(yòng)途廣泛因此被大(dà)量應用(yòng)在訊號顯示上，如照(zhào)明(míng)、通(tōng)訊…等各項產業。但因其特性問題，LED 的(de)驅動電路並不好設計，很難直接以既有的(de)照(zhào)明(míng)電路設計應用(yòng)在該元件上。
透過 PSpice 的(de)模擬分(fēn)析，可(kě)以事先了(le)解問題所在。然而想要模擬就必須先有 Model，OrCAD Modeling Apps 可(kě)以協助您，讓您快(kuài)速建立 LED PSpice Model。
隻能採用(yòng)實體電路邏輯的(de)方式來完成功能設計?
應用(yòng) C Language 開發專屬的(de) C Model ，並嵌入到 PSpice Model 裡面，取代實體電路進行軟硬結合的(de)設計與分(fēn)析。
在電子電路設計流程中，當有新零件需求時，除了(le)確認規格外，接下(xià)來就是如何應用(yòng)在線路中，而想要將新的(de)零件用(yòng)在線路圖或 PCB Layout，那麼就必須建立其零件庫。但不管是電路圖或 PCB Layout，建立零件時，最難的(de)就是如何針對 BGA／FPGA 或其他(tā)多(duō) Pin 腳的(de)零件，快(kuài)速輸入 Pin Number、Pin Name 或 Type。
現在 OrCAD Library Builder可(kě)以直接從零件上的(de) Datasheet 中取得(de) Pin Name、Pin Number、Pin type… 等資訊，用(yòng)以建立線路圖或 PCB 零件，且可(kě)透過此程式，直接 Create 3D-Step Model。
在電子電路設計中是否對電路圖版本管理(lǐ)感到困擾？一個團隊的(de)設計中，是否在電路圖修改原因與修改的(de)頁面上，總是要多(duō)耗費時間溝通(tōng)？
OrCAD New Product Engineering Data Management (EDM) 讓您不必再為這些問題煩惱，它可(kě)以幫您實現電路圖版本管控，讓您記錄電路圖修改的(de)原因，並且透過記錄追蹤的(de)功能讓您知道電路圖修改的(de)歷史。
在操作使用(yòng)OrCAD時，是否有碰到以下(xià)困擾：
| 1. |
拿到的(de)電路圖總是無法開啟，需請廠商或客戶將電路圖降版本才能正常使用(yòng)。 |
|---|---|
| 2. |
OrCAD 操作功能總是不能滿足。 |
| 3. |
電路圖 Design Rule Check 功能的(de)不足。 |
| 4. |
無法直接在 OrCAD 中做(zuò)電路圖前後版本比對。 |
OrCAD V16.6 版本，讓您免去這些煩惱。
在 OrCAD 設計電路圖流程中，透過 Capture 功能設計電路圖，進而產生 Netlist and BOM 資訊，但 BOM 表資訊中，需要人(rén)工填寫生產所需的(de)料號、品名規格敘述，這容易發生人(rén)工填寫錯誤或BOM表與電路圖設計有差異等問題；透過 Capture CIS 功能，可(kě)以在設計電路圖時，即從所建立的(de)零件資料庫中直接取得(de)零件資訊，進而輸出 BOM 表，且 Capture CIS 有查核驗證功能，可(kě)以讓電路圖與 BOM 表資訊可(kě)以保持一緻，但 Capture CIS，並沒有辦法對 BOM 表零件做(zuò)替代料 (2nd Source Part) 選取 。
GraserWARE PartUtility 可(kě)以讓 Capture CIS 的(de)使用(yòng)者在產生 BOM 表前，透過 UI 的(de)選擇，對電路圖的(de)零件增加替代料 (2nd Source Part) 的(de)零件資訊。
Capture 操作使用(yòng)時，常常需要搜尋 Net，而在搜尋時都要輸入每一條 Net 的(de)完整或部分(fēn)名稱加上『*』才能搜尋到。
現在 Capture 操作功能增加 Select Entire Net and Signals 兩個功能，讓使用(yòng)者在查找 Net 時，不用(yòng)再記憶一連串的(de) Net Name，隻要透過滑鼠點選查找即可(kě)將要搜尋的(de) Net High-light 或是列表出來。
OrCAD 操作使用(yòng)時，有時會遇上臨時要使用(yòng) Capture，但公司 License 額滿，或是在會議室中無法連線網路伺服器取的(de) License，或是在外出差，無法連線網路等情況，遇到上述狀況，常常會無法操作 Capture，或隻是要檢查線路不希望佔用(yòng) License，需要使用(yòng)環境批次檔讓 Capture 進入 Lite 版本開啟線路圖。
現在 SPB V16.6 版本 QIR5 (ISR Hotfix S022) 安裝後，即可(kě)在 Capture 啟動選單中新增 Lite 與 Viewer Mode 的(de)啟動。
在繪製線路圖時，線路圖物(wù)件有時候擺放會比較淩亂，包含零件位置、屬性位置、或是 Net Alias，當線路圖完成後，又要花費些許時間調整物(wù)件位置讓物(wù)件對齊。
現在透過 Capture object alignment 功能，可(kě)將物(wù)件快(kuài)速的(de)設定對齊。
Cadence SPB v16.6 經過了(le) QIR4(S016) 之後的(de)更新，在 PCB Layout 方面提升了(le) STEP 3D 的(de)相容性及對於加速輔助 High-Speed 設計的(de) ATE 功能套件…等；Capture 方面加入了(le)機構零件的(de)支援、新增的(de)屬性顯示功能…等；PSpice 電路模擬方面也(yě)能夠在指令操作下(xià)支援 Tcl 的(de)程式語言…等；HDL 方面更新增了(le)對於階層式零件的(de)分(fēn)割…等。
Cadence 對 SPB 軟體在最新所釋出的(de) Hotfix 程式裡面又有新增許多(duō)功能，簡介如下(xià)：
| 1. |
OrCAD Capture 新增功能介紹，如物(wù)件對齊。 |
|---|---|
| 2. |
PSpice 新增功能介紹，如提供全面性的(de)寄生效應考量。 |
| 3. |
Allegro PCB Editor 新增功能介紹，如 AiBT。 |
Cadence OrCAD 中電路圖的(de) Title Block 無法呈現目前電路圖的(de) Schematic 資料夾名稱，或是無法顯示 Page Name，現在 Title Block 中可(kě)新增 Page Name 及所在資料夾之名稱。
本文將介紹如何由複雜的(de)局部電路轉變成簡單的(de)客製化(huà)單一元件模型。
其好處如下(xià):
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簡化(huà)系統設計的(de)複雜性 |
|---|---|
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模組化(huà)的(de)電路模擬 |
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加速訊號模擬的(de)效能 |
現今的(de)電路設計因考慮的(de)因素越來越多(duō)，因此以往可(kě)能會忽略不計的(de)效應問題，現在都要正視這些細微的(de)參數所造成的(de)影(yǐng)響。因此等效模型的(de)建立尤為重要，在以往有些被動元件的(de) PSpice Model 是比較單純理(lǐ)想化(huà)，若要包含更多(duō)的(de)等效元件就必須自行處理(lǐ)。
但現在透過這個 Free Apps 帶來更方便的(de) RF 電感及可(kě)自訂規格的(de) Zener Diode 的(de) Model 與 Symbol 的(de)使用(yòng)。
掛載 Library，用(yòng) Search 模式尋找 Model 的(de)時代已經在改變了(le)。
藉由 Tcl/Tk 的(de)語言支援的(de)便利性，我們已經可(kě)以將許多(duō)功能以更直接快(kuài)速的(de)方式來呈現與使用(yòng)免費的(de) Power Model Apps 外掛，讓您的(de) PSpice 專案模擬更加便利。
工程師在電路圖上都會存在 Differential pair 訊號，而針對這些設定，通(tōng)常都要透過文書或 Mail 的(de)方式跟 Layout 小組說明(míng)後定義到 board file 中，現在透過 Capture/CIS 電路圖就可(kě)以直接設定，並可(kě)藉由 netlist 導入到 Allegro PCB board 中。
掛載 Library，用(yòng) Search 模式尋找 Model 的(de)時代已經在改變了(le)。
藉由 Tcl/Tk 的(de)語言支援的(de)便利性，我們已經可(kě)以將許多(duō)功能以更直接快(kuài)速的(de)方式來呈現與使用(yòng)免費的(de) Power Model Apps 外掛，讓您的(de) PSpice 專案模擬更加便利。
工程師在電路圖上都會存在 Differential pair 訊號，而針對這些設定，通(tōng)常都要透過文書或 Mail 的(de)方式跟 Layout 小組說明(míng)後定義到 board file 中，現在透過 Capture/CIS 電路圖就可(kě)以直接設定，並可(kě)藉由 netlist 導入到 Allegro PCB board 中。
如果我們有一組非純電子電路的(de)系統想要進行模擬時，單就 PSpice 而言是僅能處理(lǐ)電子電路的(de)模擬，對於其他(tā)領域部分(fēn)就無法對應。
然而不同領域的(de)模擬軟體雖然要互跨領域不甚容易，但若是透過數學模型的(de)話卻是都能順利互通(tōng)的(de)。
透過 Matlab 這個數學運算(suàn)程式的(de)幫忙，我們再把各個不同領域的(de)系統的(de)數學模型都建置在 Matlab 中，而有關電子電路部分(fēn)的(de)模擬，則可(kě)以透過 Matlab 的(de) Simulink 介面與 PSpice SLPS 介面互相連結後呼叫 PSpice 模擬專案，把相關的(de)資料引入 Matlab 來進行運算(suàn)，可(kě)大(dà)幅簡化(huà)綜合不同領域的(de)系統模擬作業。
Cadence® OrCAD® Capture 中，針對跨圖紙連接符號有分(fēn) Off-Page Connector and Hierarchical Port 兩種符號，本技術文件將說明(míng)這兩種名稱的(de)符號有何差異。
當工程師繪製(完)線路時，在執行 DRC 檢查錯誤，常因為 Session Log 訊息過多(duō)而導緻重要的(de)錯誤訊息被遺漏未看到，最後常造成後製作業出錯，我們如何將 Warning DRC 和(hé)不在此次檢查重點的(de) DRC 忽略呢(ne)?
本技術文件將詳細說明(míng) Design Rule Check/ Ignore DRC & Waive DRC。
Allegro v16.6 經由安裝 HotFix 006 之後，新增了(le)不少新功能，其中除了(le)有正式的(de)新功能之外，另外像是 STEP 3D 的(de)顯示、針對 High Speed 設計的(de) Timing Vision 以及 AiPT 等功能也(yě)提供使用(yòng)測試，本文將介紹此部分(fēn)之新功能。
Cadence SPB v16.6 S006 之後，提供一些新的(de)功能；對於 PCB Editor 部分(fēn)就提升了(le)設計資料的(de)保全性、更有彈性的(de)調整 Void 大(dà)小、新的(de) Via list report 以及 Logo 資料的(de) Import...等，以及 Front-end tool (HDL & OrCAD Capture) 的(de)新功能都將由本文介紹更新 HotFix 006 後的(de)新功能。
| 1. | 如何透過 OrCAD SI 來決定您的(de) Constraint ? |
|---|---|
| 2. | 當 Constraints 確認後，如何把這些條件定義到您的(de)設計環境中 ( OrCAD Capture、OrCAD / Allegro PCB Designer)，以便後續的(de)設計作業。 |
在以往我們若是要建立 Xnet，必須仰賴 Layout 工程師或 SI 工程師在 PCB 的(de)環境中對被動元件設定 ESpice Model 後，才能夠形成 Xnet 的(de)結構。
然而這樣的(de)流程並不方便，讓我們透過 OrCAD Capture V16.6 來讓您一次搞定 Xnet 的(de)設定。
工程師繪製線路時，如果預設每一張圖紙的(de) Size 都一樣，經常會因為整個模組的(de)零件或是某功能零件，在每一頁線路圖上都會有多(duō)有寡，這時候圖紙看起來會有些很擁擠或是空曠，如要調整圖紙大(dà)小隻好再回頭一頁一頁修改 Page Size，有沒有什(shén)麼方法可(kě)以讓我們在 Create 新的(de) Page 就讓我們設定好 Page Size 呢(ne)?
本技術文件將說明(míng) Cadence Tcl/Tk Utilities/ Customize Page(on Creation)。
透過分(fēn)段訊號的(de)函數加總方式，將所想要的(de)相同頻率但不同時間點提供不同振幅波形函數資料進行合成加總成為一個自訂特殊波形模型。
工程師在繪製線路時，會因為公闆或是特殊原因而不希望零件編號經過重新編碼而被變更，舊版的(de) Capture 如果工程師想重新編碼且保留特定零件的(de)編碼，工程師們這時隻能先重新編碼完，再手動一個一個設定特定編號，再將其重複的(de)編號改掉，如果零件很多(duō)時，勢必要花費不少時間修改且還有改錯的(de)麻煩，我們可(kě)以如何節省這些時間呢(ne)?本技術文件將詳細說明(míng) Annotate/Preserve User Assigned Valid References。
目前使用(yòng) OrCAD Capture CIS 的(de)時候，是否都覺得(de) CIS Explorer 的(de)零件資訊，都無法針對實際的(de)零件狀態做(zuò)不同顏色的(de)區別，如零件是否 Approve，是否停用(yòng)…等等。現在 OrCAD V16.6 版本可(kě)針對 CIS Explorer 的(de)零件資訊做(zuò)不同的(de)設定以及可(kě)針對停用(yòng)零件禁止抓取等設定。
工程師們在繪製線路時，針對相同 Net Name 分(fēn)別在不同頁時，會使用(yòng) OffPage Connector 來完成訊號連接動作，這時當工程師需要修改 Net Name 時，隻能辛苦的(de)將 OffPage Connector 的(de) Net Name 一個一個修改，此舉相當耗費工程師的(de)時間及漏改的(de)問題，工程師如何避免這樣的(de)問題發生及省下(xià)時間呢(ne)?
本技術文件將詳細介紹 Global Replace/OffPage Connector 功能操作。
如何透過分(fēn)段模擬分(fēn)析的(de)操作擷取所需要的(de)區段波形，並將訊波形號資料進行合成加總成為一個自訂特殊波形。
OrCAD Capture/CIS 新版本將會對電路圖中零件，所有 Input Pins 做(zuò)箭頭方向的(de)顯示，讓工程師可(kě)以在線路圖中清楚辨識 Input Pins 的(de)位置。
當無論是主管、工程師或是 layout 在 review 線路時，點選零件中，可(kě)能不小心移動到零件，如有注意到，還能及時將它回復，但線路複雜或沒注意到時，很容易會造成 layout 上的(de)錯誤，甚至整批 PCB 闆都報廢的(de)問題，如何防止這樣的(de)情形? Locking 此功能即可(kě)有效的(de)預防。