By Paul McLellan, Cadence
在 EDA 領域中運用(yòng)了(le)許多(duō)不同的(de)運算(suàn)軟體。然而 EDA 產業所面臨的(de)挑戰在於,設計團隊總需要採目前處理(lǐ)器來設計及創建下(xià)一代的(de) SoC。然而,在 1990 年代和(hé) 2000 年代,微處理(lǐ)器公司 (主要是英特爾,但也(yě)包括 Sun、HP、Digital 等) 將處理(lǐ)器的(de)性能每年提高(gāo)約 50% 來解決這個問題,部分(fēn)是因為摩爾定律 - 在沒有產生電源問題的(de)同時,提高(gāo)矽晶片的(de)性能;還有部分(fēn)來自於處理(lǐ)器的(de)架構的(de)提升,以更聰明(míng)的(de)方法來執行亂序執行 (out-of-order execution)、分(fēn)支預測 (branch prediction) 以及所有其他(tā)設計上遭遇的(de)困難。摩爾定律提高(gāo)了(le)時脈 (clock cycle) 頻率,而架構的(de)改善也(yě)提高(gāo)了(le)每個時脈週期可(kě)執行的(de)指令數 (IPC)。因此,如果您需要更高(gāo)的(de)性能,隻需等待,當時的(de)生活多(duō)美(měi)好!
然而發生了(le)兩件事,生活不再那麼美(měi)好了(le)。首先,由於功率限制,不可(kě)能再增加微處理(lǐ)器的(de)時脈頻率。其次,改變架構也(yě)幾乎變不出花樣了(le)。從某種意義上說,摩爾定律還沒有結束,在晶片上仍然可(kě)以放置越來越多(duō)的(de)電晶體,但不再以增加的(de)單執行緒 (single-thread) 性能來交付增加的(de)處理(lǐ)器能力,而是以增加核心數量來交付。因此,我創造了(le)『核心定律 (Core’s Law) 』一詞,即核心的(de)數量呈指數增長。但因為我們位在改變曲線的(de)平坦處,所以這名詞並未引起關注,也(yě)從未流行。現在,處理(lǐ)器具有 48 個核心,甚至 128 個核心,這一點明(míng)顯變成常態,而不太明(míng)顯的(de)議題則是,運算(suàn)軟體如何適應更多(duō)核心。
正如我發表在 揭開『Clarity 3D 求解器和(hé) Celsius 熱求解器』的(de)面紗 的(de)文章(zhāng)中所提到:
揭開的(de)面紗下(xià)有一個大(dà)規模平行化(huà)的(de)矩陣求解器。這是一種突破性演算(suàn)法,是 Cadence 在系統分(fēn)析領域的(de)秘密武器。它具有近乎線性的(de)擴展度,而且不影(yǐng)響任何精準度。它運用(yòng)大(dà)量低容量的(de)機器,幾乎具有無限的(de)容量,卻不需要真正具備任何大(dà)型計算(suàn)機 – 一個在您需要時派不上用(yòng)場,或者大(dà)多(duō)閒置、等待被使用(yòng)的(de)工具。整個基礎架構可(kě)動態部署到雲端 (或資料中心) 中,並具有容錯重啟功能 - 因為在為數眾多(duō)的(de)機器中一起使用(yòng)時,罕見的(de)事也(yě)會經常發生。
許多(duō) EDA 以稀疏矩陣 (sparse matrices) 形式編碼來求解大(dà)量方程式。稀疏矩陣是其中大(dà)多(duō)數項目為零的(de)矩陣。因為不需要顯式記錄為零矩陣項,這意味著它們可(kě)以非常有效地存儲在電腦記憶體中。通(tōng)常,這些矩陣是對稱的(de),由於隻需要記錄矩陣的(de)一半,因此可(kě)以進一步節省成本。這是因為許多(duō)電氣特性是對稱的(de):從節點 1 到節點 2 的(de)電容與從節點 2 到節點 1 的(de)電容相同。Cadence 在過去幾年中在運算(suàn)軟體 (computational software) 方面取得(de)的(de)突破之一,就是強調如何在大(dà)量核心和(hé) / 或伺服器上使用(yòng)這些大(dà)型稀疏矩陣進行矩陣代數運算(suàn),舉例來說,Cadence 的(de) Voltus、Clarity、Celsius 等都是相同的(de)解決方案。如果需要深入了(le)解,請參閱我的(de) 文章(zhāng)系統分(fēn)析:大(dà)規模運算(suàn)軟體。現在,Sigrity 加入了(le)上述的(de)解決方案。
Sigrity X
Sigrity X 可(kě)提供模擬速度和(hé)設計處理(lǐ)量高(gāo)達 10 倍的(de)效能,而不會影(yǐng)響任何精準度。這是透過在雲端 (或大(dà)型本地資料中心) 中進行大(dà)規模分(fēn)散式模擬所實現。這基本上與 Clarity 3D 求解器的(de)基礎相同,是以大(dà)規模分(fēn)散式模擬技術,進行電源感知與訊號完整性分(fēn)析。分(fēn)析訊號完整性的(de)最大(dà)挑戰之一,就是受到影(yǐng)響的(de)層面廣大(dà)。功耗會影(yǐng)響溫度,進而影(yǐng)響 IR drop,再影(yǐng)響到時脈,再影(yǐng)響到訊號完整性。
混合求解器的(de)另一個新發展是多(duō)線式檢查。訊號完整性探索與核心數量呈現線性關係 (因為正在探索的(de)每個配置完全獨立,因此不需要連續通(tōng)訊)。
Sigrity X 技術可(kě)適用(yòng)於 Sigrity 系列產品:PowerSI、PowerDC、XtractIM、SystemSI 和(hé) OptimizePI。
但是,這不是最新版 Sigrity 唯一的(de)變革 – Sigrity 的(de)新使用(yòng)者界面『Layout Workbench』非常易於使用(yòng)。現在,可(kě)根據您的(de)喜好,變更成亮色或深色主題畫面 (正如同手機操作),也(yě)可(kě)取決於您所在的(de)位置和(hé)一天中的(de)時間做(zuò)調整 - 與 Clarity 3D 求解器所提供 GUI 相同。
還有一個功能,那就是提供專屬 2021 年的(de)新資料庫,因為現在所有內容都封裝在所有模擬類型的(de)單個文件中,這使在機器之間移動模擬文件變得(de)更加容易。存檔功能也(yě)得(de)到了(le)改進,可(kě)以處理(lǐ)任何其他(tā)相依性 (dependencies)。
以下(xià)是一個範例,說明(míng)新版本中顯著的(de)提升。以下(xià)範例設計具有:
20 層 |
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68,807 凸塊 (bumps) |
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1,006,136 的(de)穿孔 (vias) |
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483,894 條路線 (traces) |
以上使用(yòng) 2019 PowerSI 混合求解器,需要 15 天才能完成。使用(yòng)新的(de) 2021.1 混合求解器,並使用(yòng)相同數量的(de)核心,同樣的(de)過程隻在 1.5 天內完成。
目前,訊號完整性分(fēn)析的(de)兩個熱門領域是 PAM4 和(hé) DDR5 記憶體介面:
PAM4 是一種使用(yòng)四個電壓層級、每個 (恢復的(de)) 時脈週期傳輸兩位的(de)訊號技術,它可(kě)應用(yòng)於 112G SerDes,以及即將到來的(de) PCIe 6.0 標準 (尚未最終確定,但納入 PAM4 則不會更改)。有關更多(duō)訊息,請參閱我的(de)文章(zhāng) 112G 的(de)訊號完整性 和(hé) PCIe 的(de)歷史:第 6 版。
DDR5 是 DDR DRAM 介面的(de)最新版本,正逐漸成為記憶體介面市場的(de)較大(dà)的(de)領域。有關更多(duō)訊息,請參閱我的(de)《 2020 年是 DDR5 年 》(事實證明(míng)這觀點有點樂觀,因為 DDR5 標準直到 2020 年 7 月(yuè)才最終確定發布)。DDR5 有望在 2022 年成為最常用(yòng)的(de)介面 (儘管Cadence 與美(měi)光(guāng) (Micron) 持續在 DDR5 介面技術開發上合作多(duō)年 - 有關更多(duō)訊息,請參閱我的(de)文章(zhāng):DDR5 在我們家門口 )。
新版本的(de)使用(yòng)經驗
有關於客戶的(de)使用(yòng)經驗,Renasas 的(de) Tamio Nagano 表示:
「使用(yòng)新一代 Sigrity 2021,讓我們的(de) IC 封裝簽核的(de)重要流程得(de)到了(le)顯著改善;過去耗時超過一天的(de)模擬現在可(kě)以在短短幾個小時內完成。我們很高(gāo)興採用(yòng)這項新技術,將驗證過的(de)性能提高(gāo)了(le) 10 倍,並用(yòng)於我們的(de)生產設計中。」
或者,如果您不從事汽車行業,那麼來自 5G 晶片的(de)驗證如何?這是聯發科技資深處長楊亞倫的(de)分(fēn)享:
「新一代的(de) Sigrity 版本不僅可(kě)以相同的(de)精準度,讓許多(duō)設計的(de)分(fēn)析速度提高(gāo) 10 倍,而且該功能還能擴展到過去無法分(fēn)析的(de)更大(dà)、更複雜的(de)設計中。這款可(kě)建構生產力的(de)產品協助我們省去好幾個禮拜的(de)設計時間,並加快(kuài)產品交付速度。」