Paul McLellan, Cadence
你聽說過 IBIS 和(hé) AMI 嗎？ 如果我們在法國，那麼 IBIS 是一家酒店(diàn)的(de)名字，AMI 則是我對你的(de)稱呼——朋友。
但是如果我們在談論 SerDes 設計領域，那麼 IBIS 和(hé) AMI 就是對 SerDes 通(tōng)道進行建模的(de)方式，可(kě)以在保證設計性能的(de)前提下(xià)，確保信號成功地在不同晶片之間進行傳輸。
然而當下(xià)，我們的(de)行業正面臨著巨大(dà)的(de)變化(huà)，IBIS 和(hé) AMI 的(de)含義需要被更多(duō)設計領域的(de)人(rén)瞭解。DFE 均衡（判決回饋均衡）即將被規定包含在 DDR5 標準之內，這將需要運用(yòng)IBIS + AMI 進行建模，從而設計出諸如新一代 DIMM、能夠承載 DDR5 DRAM 的(de)系統。
IBIS
IBIS 代表 I / O 緩衝器資訊規範，創建於 20 世紀 90 年代初。那時，信號完整性問題剛剛開始受到關注，Quad Design 公司製作了(le)第一個成功商業化(huà)的(de)信號完整性工具，包含專有模型和(hé)元器件庫。 1993 年，Intel 公司決定摒棄大(dà)量專有元器件庫的(de)方式，邀請包括 Cadence 在內的(de)其它公司進行合作，共同制定通(tōng)用(yòng)標準。當時，Intel 正嘗試為全新 PCI 標準制定驅動程式要求。此次合作結果為業內奠定了(le)最初標準——IBIS 1.1。該標準涵蓋了(le)上拉和(hé)下(xià)拉電晶體及其轉換時間、鉗位二極體（用(yòng)於壓制反射）以及封裝引腳模型（包括電感、電阻和(hé)電容）；無論有沒有驅動電晶體，輸入模型也(yě)將是相同的(de)。IBIS 2.1 版本在 1994 年成為 ANSI / EIA 標準，自此之後便進一步發展著。
均衡
上圖描述的(de)即是均衡問題。理(lǐ)想化(huà)的(de)輸入位元流是一個完美(měi)的(de)方波。 由於通(tōng)道在不同頻率存在不同程度的(de)衰減，到達接收器的(de)信號則會非常失真。因此，輸入信號的(de)時鐘和(hé)資料就必須被重新恢復。
多(duō)種形式的(de)均衡皆可(kě)用(yòng)於應對通(tōng)道中的(de)信號損失。在信號發送端，預加重或去加重可(kě)以補償通(tōng)道損失。例如，預加重通(tōng)常會增強信號的(de)高(gāo)頻分(fēn)量以彌補通(tōng)道將會減弱大(dà)部分(fēn)信號的(de)事實。通(tōng)道本身由封裝引腳和(hé)電路闆走線組成，因而無法對其進行任何主動改變，而被動效應則需要建模。
在信號接收端，自動增益控制 (AGC) 首先將輸入信號提高(gāo)到足以檢測到的(de)強度，連續時間線性均衡 (CLTE) 再對符號間的(de)幹擾 (在相鄰兩位元資料之間) 進行消除。而真正智慧的(de)技術 (以及大(dà)部分(fēn)區域和(hé)電源) 則在於時鐘資料恢復 (CDR) ，CDR 從輸入的(de)類比信號中重新生成時鐘；以及判決回饋均衡 (DFE) ，DFE 使用(yòng) FIR 濾波器，並自我調整調整抽頭係數。這一技術方法需要良好穩定的(de)信號，因此 AGC 和(hé) CTLE 被放置在接收器的(de)前端。
如上所示的(de)眼圖，橫坐(zuò)標為時間，縱坐(zuò)標為信號電壓。綠色高(gāo)斯函數表示 CDR 匯出時鐘轉換的(de)位置，紅色高(gāo)斯函數則表示 1 電壓和(hé) 0 電壓的(de)分(fēn)佈狀況（二者單獨分(fēn)佈）。
隻要重新恢復的(de)時鐘的(de)中點接近眼睛的(de)中心，並且 DFE 使兩個紅色峰值保持分(fēn)離又緊密相連的(de)狀態——這意味著它能夠正確辨別出電壓值 1 和(hé) 0 之間的(de) b0，圖示中間的(de)眼睛就會打開。顯然，如果時鐘恢復漂移得(de)太遠，或者 0 和(hé) 1 電壓過於接近——即使隻是偶爾才會出現如此狀況——比特誤碼則會產生，而眼睛也(yě)將關閉（當數百萬信號重疊時）。
AMI
AMI，演算(suàn)法建模介面，是為實現更好地通(tōng)道建模而在 2007 年對 IBIS 進行的(de)擴展。Cadence 在推動 AMI 標準化(huà)流程方面處於領先地位。 AMI 中的(de)「演算(suàn)法」是指它是可(kě)執行代碼 (可(kě)以用(yòng)任何語言編寫，C 語言最為典型)，並與傳統的(de) IBIS 電路級模型共同工作。通(tōng)過使用(yòng)編譯代碼，而不是像 IBIS 這樣的(de)文字檔，AMI 允許用(yòng)戶更深入地訪問片上技術而無須擔心洩露任何「秘密資料」。由於通(tōng)常發射端與接收端製造商並不相同，AMI 可(kě)實現隨插即用(yòng)模擬。
不同於並行鏈路，高(gāo)速串列鏈路不需要大(dà)量引腳並成為了(le)資料進出晶片和(hé)記憶體的(de)主要方式。然而，它卻需要大(dà)量的(de)資料流程量被進行模擬，這就是 AMI 所要解決的(de)問題。而大(dà)量資料流程量需要被模擬的(de)原因有三：
1. |
|---|
2. |
|
|---|---|
3. |
十年以來，資料速率已從 2.5 Gbps 提高(gāo)到 25 Gbps，並且將很快(kuài)提高(gāo)到 120 Gbps。 隨著未來的(de)設計水(shuǐ)準不斷提高(gāo)，400 Gbps甚至 1 Tbps（1000Gbps）的(de)資料速率指日可(kě)待。信號編碼已經從單眼發展到多(duō)眼 PAM4，這就對設計精度提出了(le)更高(gāo)的(de)要求。基本要求是需要用(yòng)非常快(kuài)速和(hé)精確的(de)均衡模型來模擬非常大(dà)的(de)位元流。 AMI可(kě)以完全滿足此項要求。
串列鏈路的(de)信號完整性分(fēn)析由三個階段組成：首先表徵通(tōng)道，然後執行大(dà)位元流通(tōng)道模擬，最後對輸出進行後處理(lǐ)以檢查睜眼情況和(hé) BER 值。
表徵通(tōng)道由脈衝回應實現。 輸入一個階躍信號，並使用(yòng)電路模擬器獲得(de)階躍響應，進而推導出脈衝回應並捕獲驅動器和(hé)接收器之間的(de)任何互連行為。
通(tōng)過將脈衝回應與位元流卷積產生原始波形，實現通(tōng)道模擬。即使在進行複雜的(de)自我調整均衡時，數百萬位元資料的(de)模擬也(yě)可(kě)以在幾分(fēn)鐘內完成。上圖展示了(le)這些部分(fēn)的(de)聯繫。
DDR5
正如前文所言，預計在今年夏季發佈的(de) DDR5 標準中，DFE 功能將被正式規定包含在 DRAM 中。這意味著你將急需一個 AMI 模型。 你打算(suàn)怎麼做(zuò)？你是否在考慮有沒有比打開文字編輯器進行編碼更簡單的(de)方法？
我們將在後續文章(zhāng)中想你所想、解你所急，敬請期待 !
譯文授權轉載出處
長按識別 QRcode，關注「Cadence 楷登 PCB 及封裝資源中心」
歡迎關注 Graser 社群，即時掌握最新技術應用(yòng)資訊
