By Team Sigrity, Cadence
作為信號完整性工程師,我們知道在現今的(de)數十億位元串列鏈路中使用(yòng)自我調整均衡技術,可(kě)以抑制頻寬限制通(tōng)道帶來的(de)碼間串擾 (ISI)。但是我們目前是如何模擬的(de),特別是在諸如 PCI Express Gen 3、Gen 4 和(hé) 10GBASE-KR 等高(gāo)速鏈路中,如何在實際的(de)硬體中使用(yòng)反向通(tōng)道訓練進行 SerDes 發射器 (Tx) 與接收器 (Rx) 的(de)均衡設置?
在多(duō)數情況下(xià),我們使用(yòng) IBIS-AMI 模型來自動調整 Rx 等化(huà)器設置,同時手動掃描 Tx 等化(huà)器設置,以便在目前的(de)模擬器限制下(xià)嘗試找到最佳誤碼率(BER)。
您對這種使用(yòng)反向通(tōng)道訓練的(de)高(gāo)速鏈路模擬方法有什(shén)麼想法?這可(kě)能是我們現有的(de)、最好的(de)模擬工具,但是該方法至少有三大(dà)問題。
首先,手動掃描 Tx 等化(huà)器設置非常耗時。而且,如果您還想要掃描一些互連通(tōng)道參數,則所有組合數量會迅速爆炸式增長。如今,由於緊張的(de)產品開發計畫,我們沒有時間來模擬所有可(kě)能的(de)組合,因此需要一個滿足誤碼率和(hé)時間計畫表的(de)解決方案。
其次,這個「令人(rén)滿意」的(de)等化(huà)器設置不太可(kě)能成為系統的(de)最佳等化(huà)器設置。令人(rén)滿意的(de)設置可(kě)能足以滿足 BER 要求,但最佳的(de)等化(huà)器設置為我們提供了(le)最大(dà)的(de)設計餘量和(hé)最大(dà)的(de)靈活性。這些額外的(de)設計餘量可(kě)重新配置信號完整性的(de)折中方案,使我們更加靈活地進行佈線更改、元器件佈局更改以及進行其他(tā)系統的(de)更改,從而可(kě)以實現更小的(de)電路闆尺寸、更低的(de)成本和(hé)更快(kuài)的(de)上市時間。
最後,目前模擬方法的(de)第三個問題是,它不能代表實際的(de) SerDes 硬體是如何工作的(de)。 IBIS-AMI 建模的(de)重點在於允許模擬類比實際硬體的(de)均衡行為,反向通(tōng)道訓練是其中的(de)一個主要方面,可(kě)以顯著影(yǐng)響系統的(de)誤碼率。反向通(tōng)道訓練透過結合使用(yòng) Rx 和(hé) Tx 等化(huà)器來實現這一點,與單獨調整方法相比,可(kě)以產生更好的(de)誤碼率餘量。
有個好消息,IBIS 標準的(de)最新改進將在 2018 年春季發佈,將支持反向通(tōng)道訓練。 Cadence 已經基於內部和(hé)外部的(de)客戶需求實現了(le)對該功能的(de)早期支持,目前在最新版本的(de) Sigrity™ SystemSI™ 中可(kě)用(yòng)。
信號完整性工程師現在能夠將反向通(tōng)道演算(suàn)法整合到他(tā)們的(de) IBIS-AMI 模型中,以與實際 SerDes 硬體設備相同的(de)方式自動優化(huà) Tx 和(hé) Rx 均衡設置。 這樣節省了(le)大(dà)量的(de)時間,同時也(yě)使信號完整性工程師有可(kě)能藉由反向通(tōng)道模擬獲得(de)額外的(de)設計餘量來改進其數千兆串列鏈路設計。
譯文授權轉載出處
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